Cadence 层叠设计中阻抗计算疑问。

xubf01

1.板子层叠 ，四层板 TOP GND PWR BOT 此时 GND PWR设置为Plane 计算的TOP单端阻抗为74欧姆，较小？
+ E5 c( d0 ?) j, }" r$ [7 Y% s2.板子层叠 ，四层板 TOP GND PWR BOT 此时 GND PWR设置为Conductor 计算的TOP单端阻抗为201欧姆，较大？
3. GND PWR设置为Plane时制作PCB采用的负片工艺？ 设置为Conductor制作PCB采用的正片工艺？这样理解正确吗？
& l- A4 ]$ T" @7 `/ z9 w5 x希望路过的大佬，耽误一点时间解答一下，非常感谢各位大佬的解答，提前谢谢大家。
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bainum

首先Cadence自身的阻抗计算误差较大，真要算叠层时不建议用cadence来计算，polar才是专业的。其次，GND和PWR设置成plane还是conducter不决定采用的是正片还是负片设计，正负片设置就在右侧的那个negetive  artwork设置即可，plane层也可以是正片。

xubf01

bainum 发表于 2022-4-17 15:44
首先Cadence自身的阻抗计算误差较大，真要算叠层时不建议用cadence来计算，polar才是专业的。其次，GND和PW ...

非常感谢您的回答，谢谢。

zgtsang

bainum 发表于 2022-04-17 15:44:41
首先Cadence自身的阻抗计算误差较大，真要算叠层时不建议用cadence来计算，polar才是专业的。其次，GND和PWR设置成plane还是conducter不决定采用的是正片还是负片设计，正负片设置就在右侧的那个negetive  artwork设置即可，plane层也可以是正片。

* \5 P0 O# i5 I. B" v关键要懂得怎么设置allegro那个层叠参数，设置正确了误差和Polar比还是有偏差但是偏差并不大，而且熟练后偏差是可以预估的。好处是allegro计算阻抗很方便，叠层参数设置好了就能应用时延计算。据我所知AMD的团队一直在结合skill开发应用allegro算阻抗，

ytmgadw

zgtsang 发表于 2022-5-1 07:10
) ]( m+ p$ Y6 a9 ?7 e关键要懂得怎么设置allegro那个层叠参数，设置正确了误差和Polar比还是有偏差但是偏差并不大，而且熟练 ...

AMD的团队用MENTOR XPE比较多吧，XPE算阻抗和POLAR差不多
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