在allegro PCB和原理图的实时更新

on1e

在画PCB中（差不多已经布局好），在allegro PCB里删除了几个多余的电容，然后在原理图里删除了，但是重新生成网表导入网表出现了错误。我的PCB已经布局好了，我想PCB布局好的器件位置不变，而只是标号发生变化。我用的版本是cadence 16.6 导入更新的网表出现错误：
* s4 z2 y( W. }9 t: A$ w( [ERROR: "Retain electrical constrainton net" (retain_cns_on_net) mismatch between schematic (YES) and design(NO). Schematic must agree with design.
1 p: i1 Q( G6 k8 q#1 ERROR(SPMHNI-175): Netrev error detected.
; C% X1 A+ q" u; ]  a; B2 F#2 Run stopped because errors were detected
5 x+ g5 A5 m  u+ }6 T9 w6 X% a' X怎么能够实现allegro PCB和原理图的实时更新
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Memory00

你删除了元件，不可以再进行重新编号，重新编号的话，各个元件是无法定位的，有的原件的编号都改变了，所以肯定会出错的，所以你要么就重新画过PCB，要么就用原图，删掉元件不重新编号，这样才可以导入更新的

ESCAPE

只要是从原理图导入最新的netlist就是实时的啊。 你是重新rename之后，再回标到原理图里面去了
+ U7 {/ A) z, o: C! W

陈贰狗

最简单的方法就是：板子上你删了什么，就在原理图里面删对应的器件，没必要重新导位号啊。就像排队一样，中间走了几个人，对应关系就变了