allegro导入网表，差分信号报错

蔷薇123 · 发表于 2022-5-31 16:08

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allegro每次导入网表，PCB上的差分信号都会报错，有大佬知道是什么原因吗？

liang007008 · 发表于 2022-5-31 16:13

原理图设置了规则，导出网表的时候，选择忽略原理图规则。

liang007008 · 发表于 2022-5-31 16:14

如图所示设置。

nevadaooo · 发表于 2022-5-31 16:45

design rule设置问题

蔷薇123 · 发表于 2022-5-31 17:13

liang007008 发表于 2022-5-31 16:14
; W5 G& Q, u, T/ j3 ~* w如图所示设置。

好嘞，谢谢

蔷薇123 · 发表于 2022-5-31 17:17

liang007008 发表于 2022-5-31 16:13, l" M( f# j1 h2 ]! c+ g3 Y
原理图设置了规则，导出网表的时候，选择忽略原理图规则。

好嘞，谢谢

今天多少号 · 发表于 2022-5-31 21:41

默认的规则设计跟你的这个冲突了在规则设计里改

xiaoxiaoya · 发表于 2022-6-1 14:40

谢谢分享

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