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本帖最后由 hawk1226 于 2022-8-25 12:00 编辑
+ Q& d4 L: j6 j+ Y% e( f& ?0 K: }4 I, g( e L0 V1 Q4 K
最近做一个项目，外购CPU核心板，自行开发接口板；
! f, D( o7 Q7 P. g接口板设计了千兆PHY，最后发现网络在千兆模式下传输失败，
! m5 `1 I( v; O, S2 O# D# Q- }0 t2 H经过测量信号SI发现，TX信号在PHY端变形，上升沿变缓，
$ E5 p! x* e4 ]3 W' H: p而在厂家提供的开发板上，信号没有变形；
3 }" L; i9 N( s' \- v0 e9 ?厂家开发板RGMII设计走线 4mil，我司设计接口板RGMII设计走线 6mil（50Ω）。
- B G! |0 S, T3 W! i: U我猜测核心板走线设计应该是 4mil （50Ω）。9 V6 R0 s2 t D! o; q
1 w2 O& E% E0 I( o! L* k/ p* c. z各位同仁，关于这类设计中，应该怎么来设计PCB叠层。
& \2 Q2 h* R/ I7 t有没有好的意见建议。3 ]! j/ T: m, ^9 H8 ?: I
, k3 I( O" b: J7 \1 O谢谢！& c0 D0 u3 j- G$ J; H8 d' ^
9 G& M @8 Z2 v! _. h! x6 d
7 K% U2 C' b0 Q
7 g& X8 v3 a* d, p+ J归纳一下：
1 R. P+ {" l! M/ ~两个PCB对接，阻抗设计是否应该成相同的线宽.6 M7 m& {* R z1 g/ S( e7 c/ @
比如，核心板8层，4mil=50Ω；接口板 4层，- ]- d( y+ L6 `$ [; f
方案一、接口板根据4层设计，空间较大，可设计成 8 mil = 50Ω；这样衰减小。
- c e/ B: u# b' Z6 P- a方案二、接口板4层，但根据对接核心板的线宽，设计成 4mil=50Ω； F7 _: u6 C& b- Q
这两个方案哪个更可行，根据我这个项目测试结果来看，方案二信号质量更好。: ~: [, N) l0 ]4 p1 \' k p
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发表于 2022-8-24 20:43
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