请教下verilog代码的问题

雪若寒

always @(posedge dri_clk or negedge rst_n) begin
    if(!rst_n) begin
- P2 G9 N+ }1 `        cnt <= 5'd0;
1 y3 F" L4 Z2 Q8 h. Z        op_code <= 1'b0;
0 a' ~4 v# @3 Q9 K% E/ Y( D        addr_t <= 1'b0;
        wr_data_t <= 1'b0;
        rd_data_t <= 1'b0;
        op_done <= 1'b0;
3 W. G# B2 G7 q$ T( D* |9 K+ ?        st_done <= 1'b0;
0 W" G' w6 ?$ @1 d        op_rd_data <= 1'b0;
        op_rd_ack <= 1'b1;
4 \8 p8 c0 r& Y( Q& b        mdio_dir <= 1'b0;
' V) k6 G4 |) F4 n        mdio_out <= 1'b1;
& S1 l2 A  X( ~    end
    else begin
        st_done <= 1'b0 ;                           
2 k. L! J$ d; ?8 V- i        cnt     <= cnt +1'b1 ;          
* T% g# `! ^- c        case(cur_state)
            st_idle : begin
% M% L  f( j" p5 a                mdio_out <= 1'b1;                     
( K0 Z8 G$ g, u) D+ H# y                mdio_dir <= 1'b0;                     
                op_done <= 1'b0;                     
3 X' W% r: o4 D7 G: C9 x* Q2 p                cnt <= 7'b0;  
                if(op_exec) begin
8 w5 O# V+ G' m/ B8 h* h: S                    op_code <= {op_rh_wl,~op_rh_wl}; //OP_CODE: 2'b01(写)  2'b10(读)
& r6 `( S7 }" b; J                    addr_t <= op_addr;
                    wr_data_t <= op_wr_data;
                    op_rd_ack <= 1'b1;
) n/ [% U+ F  J                end     
7 w# W& Y: n7 O! e. z            end
9 b0 K' ?  k  K1 K6 F
) x, |- c) m, U: @9 X4 N  U时钟沿来时，如果状态是st_idle 时，cnt到底是执行cnt  <= cnt +1'b1 还是 cnt <= 7'b0
- B$ A: Z( D6 Q8 \

% b% g+ h; ?4 R" J) X; w# M+ p

big_gun

我是用图形化，测试的。在quarterII中

xiaogang1123

执行cnt <= 7'b0，以最新的一次为准