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本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。
# s. Y5 g% X u! `# e8 d; o" F; v系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。后续会陆续更新 Xilinx 的 Vivado、ISE 及相关操作软件的开发的相关内容，学习FPGA设计方法及设计思想的同时，实操结合各类操作软件，会让你在技术学习道路上无比的顺畅，告别技术学习小BUG卡破脑壳，告别目前忽悠性的培训诱导，真正的去学习去实战应用，这种快乐试试你就会懂的。话不多说，上货。 0 T+ d+ m, m. V
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IP CORE 之 ROM 设计- ISE 操作工具
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9 c( G, q* v* P, f/ M) Q; B% F, C本篇实现基于叁芯智能科技的SANXIN -B02 FPGA开发板，如有入手开发板，可以登录官方淘宝店购买，还有配套的学习视频。
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XC6SLX9系列器件采用嵌入式内存结构，用以满足设计时需要芯片上内存的需求。设计者可以配置这些内存块成为各种内存功能，如：RAM、移位寄存器、ROM和FIFO缓冲区等。 ) P5 ^; o/ E$ b7 Q
SANXIN-B02的FPGA为XC6SLX9-2TQG144C， 此款FPGA共包含216K bit的内存。
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M9K的内存块支持以下特性： 1. 每一个内存块有8192个bit（包括校验的话，就是9216bit） 2. 独立的读写使能 3. 端口可配置 4. 支持单端口和双端口模式 5. 支持字节使能功能 6. 支持时钟使能功能 7. 在RAM和ROM模式下，支持初始化数据 设计要求 8 p2 @( g; _8 k% y4 h" f/ v5 s
在FPGA内部构建深度为256，宽度为8的ROM。在不同的地址中放入与地址值大小相等的数据，即：0地址放0,1地址放1······ - 设计原理! q! v8 a; g) U! b- @( r I
ROM（read only memory）只读存储器，此种存储器不支持写操作，只支持读操作。在存储器建造时，将数据刻录进去。ROM能够实现掉电不丢失。
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本次设计ROM是利用FPGA片内嵌入的M9K构成的，所以不能够实现掉电不丢失。 $ H- X) I M8 F/ l# g o! D
由于设计ROM深度为256，故而地址的宽度为8位。
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本次构建为ROM，所以在构建ROM之前应当首先设计好初始化文件（coe文件）。 % M) D" @1 d4 k7 s4 F0 r
ROM工作原理为，在时钟上升沿采样到rden为1时，将addr所指示的存储空间的数据进行输出。 3 ~+ K% d. i8 e
- 设计架构和信号说明
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本模块命名为rom_test。
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( E+ M; m: b% E ?& r) r- 制作初始化文件
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建立工程后，首先我们要生成一个coe文件，方法有很多，比如：matlab、excel表格生成数据等等。然而我们的coe文件是有一定格式的，格式如下： memory_initialization_radix=16; memory_initialization_vector= 2 R) Y8 w6 [4 M
第一行是规定数据的进制，如果是16进制，就在等号后面写上16，二进制就写2，其他同理。第二行是数据，在第二行下面开始把数据一个一个的写出来，数据之间用逗号隔开，最后一个数据后面加分号。
1 W& x. R* ~* w* g5 m0 o* H: i内容编写完成后，另存为.coe文件。如图：
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我们这里数据从0到255，地址默认。
$ t# [% a/ c. ]. J, I4 g) L% E点击保存，coe文件就已经制作完成。 & C' D5 M; A5 I3 k/ n
当然，如果数据很多，我们是不可能一个一个的来写的，那么我们有没有其他的方法呢，肯定是有的。下面向大家介绍一种简单的方法，那就是用MATLAB来写coe文件。
: T2 x3 e X% N, t# e6 K: Q6 d首先我们打开MATLAB，在命令窗口输入以下代码：
: [$ i& o2 H8 o; A. c
0 U3 A% N: L+ r: w2 K' T5 I4 F) A3 {
! J: w9 m! d" d7 O' E& P$ W: X
8 ]/ x8 @& X6 b代码输入无误后，保存文件，会看到有一个名字为data.coe的文件生成。我们用编辑器打开，会看到我们的数据文件是没有问题的。 # E$ N9 i2 V, p! _* p; g% w
- 调用ip core之 rom1 W8 x+ T/ \/ d _3 b# U! K! E
: L$ p0 r% c9 _% w' LISE工具中，调用IP核的方法跟新建文件类似，所以我们在调用IP核的时候，点击Hierarchy中的rom_test，右键选择New Source。选择文件类型为IP (CORE Generator & Architecture Wizard)。文件名为my_rom。
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在搜索界面，搜索block memory。会看到有两个选项，我们选择RAMs & ROMs里面的Block Memory Generator7.3。点击Next。然后点击Finish。 , |* T2 X8 z) |5 Z
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然后我们会看到如图界面，点击Next。弹出如下图示：
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$ r! L$ i1 u2 d* b, B- N& w1 u存储器类型选择单端口ROM。 J) i5 T. t$ J9 A- C, V
ROM分为单端口（1-port）和双端口（2-port）。ROM是一个只读存储器，通过给予地址和读使能，就可以得出对应的地址的数据。在FPGA中，ROM可是配置两套端口，这两套端口相同，都可以通过给予地址和读使能，得出对应的地址的数据，并且相互独立，但是共用同一段存储空间。 2 S3 z. X& C& W: c) N
在此选择ROM ：1-port。点击Next ( Q# F" }) s- b) m
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这里我们以我们之前设置的数据文件为例，数据位宽为8，数据深度为256，使能ENA打开，如图设置。点击next。 3 H* Q6 e+ r1 h. ~5 m
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此界面为数据设置界面，因为ROM为只读存储器，所以我们需要在使用前提前配置好数据。这里就需要我们之前做好的.coe文件。在Memeory Initialization下方把Load Init File勾选上。点击Browse，找到我们的文件位置。选好之后，点击Next。
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此界面是配置端口的界面，第一栏是复位端口的设置，我们这里不使用该端口，保持默认设置，点击Next。
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8 y- Y2 S4 O) D" n" K- `# O
) n- m. g; {5 L此界面保持默认设置，点击Generate。 # `2 |' z4 ]' A1 {9 X' H k& p$ C( U
- 编写设计顶层- c. J y* ^# B- @4 z
顶层模块负责例化my_rom。my_rom的例化代码在ipcore_dir -> my_rom.veo中。 $ l }2 e: R1 b' x0 Y
设计代码为： & U. x6 T3 d/ ~ y* A+ ]
3 m; U) L& Q: P) p* G' M7 o4 O
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! z+ X* }) r4 ]4 f2 _; g% O$ w0 C+ j, {. K; ~; }& V
- RTL仿真: l0 d" n) ~3 O1 H9 \6 n9 {; [
设计仿真文件时，将所有的地址轮询一遍，查看输出的数据是否正确，rden信号设置为随机值，在不同的地址随机决定是否读出。
" N* ^" A, h4 z e0 |6 ]! f2 K) J- T
/ ^8 Q: m4 ?8 @+ O9 m仿真代码为： $ v2 w' m4 H, {
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; f/ S7 ~ i6 s1 K
5 n6 o1 G" | r% I" B$ P) [
" B+ b1 S8 T" P7 P" N# [5 {repeat语句为重复语句，相当于把begin end中间的语句重复执行N次。
: l! t! N* A/ O/ h2 U+ @3 d2 g; @
* R) c- `* K- e" {仿真编译通过后，运行仿真。
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1 q E" g3 n. C! y8 _. p6 M$ f$ {( |1 \- G E
从波形图中可以看出，当rden为高电平时，rdata输出数据，当rden为低电平时，rdata不输出新数据。
" w e4 i5 z, s8 s- B4 M将ROM设置为双端口时，addr、rden和rdata会多出一套，操作时序和方法是相同的。
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发表于 2023-4-7 20:25
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