AMD主板DDR3布线

yangtse427

我看了楼主的DDR，发现还是有问题的。
0 w( a  z+ P8 O: U0 ~6 |" I0 @1.上面还有空间所以没必要去DIMM里面绕线。
/ H" A! M# E4 V2.你的部分小转折似乎没有大于线宽哦。
3.你DIMM里的出PIN方式最好是180°出pin.
% o- S* @; X& X4.diffpair 走得不够耦合.
3 X  g; _6 h0 l7 B+ Htune等长的时候最好绕大弯弯哦。
( G5 d5 U, b1 q4 R, ?- z5.data和addr线组与组之间没看出来又间距。
8 ~& x- C6 m- P; m: Q6.线与线之间之间的spacing似乎不够理想。
小弟的一点愚见，还望指教！

yangtse427

还有一点，DATA线的后端不等长哦

yangtse427

看了一下你的设定，DQS能做到1MIL之内最好哦！

香雪海

yangtse427 发表于 2012-4-20 09:20
我看了楼主的DDR，发现还是有问题的。
2 t% t7 O7 {: ^* D1 `  o1.上面还有空间所以没必要去DIMM里面绕线。
9 N; g9 v! U! h+ ]0 D: L2.你的部分小转折似乎没 ...

# {1 k( b, k3 ]' V7 D) x9 X差分线末端由于规则限制，所以很难耦合，以至于要做到一对儿差分线等长很难，只能单独绕较短的那根，数据线之间的间距是20mil，这是怕引起串扰，地址线没有那么重要，所以间距就小一些~

yangtse427

这样如何？

香雪海

yangtse427 发表于 2012-4-20 10:06
这样如何？

原则上来说，只要不违反规则，差分线之间要尽量耦合，那个板我只是练习用的，细节方面没有过多的注意~

yangtse427

香雪海 发表于 2012-4-20 10:30
% C" i+ k% ]: n# @' z2 t原则上来说，只要不违反规则，差分线之间要尽量耦合，那个板我只是练习用的，细节方面没有过多的注意~

  h5 G! L4 M, A7 m, d多多交流，互相学习

香雪海

yangtse427 发表于 2012-4-20 10:45
  e0 L( W' k; |6 F1 n多多交流，互相学习

# v1 d. _4 _8 X+ P. L7 U8 a有没有你自己做的，截图上来交流交流

yangtse427

香雪海 发表于 2012-4-23 08:24
- v6 C  t4 {& ?0 ?, l有没有你自己做的，截图上来交流交流

我截图是BMP格式的，传不上来？

香雪海

yangtse427 发表于 2012-4-23 08:58
$ P& R' u8 T" J$ \3 O0 F% y我截图是BMP格式的，传不上来？

, m2 s$ c2 X9 P) a7 l你可以改一下后缀名的，改成jpg的就可以了

chensheng5200

为什么DDR的线要走在GND层，而不是走在Bottom?

香雪海

chensheng5200 发表于 2012-5-10 09:44
为什么DDR的线要走在GND层，而不是走在Bottom?

4 h: K& ^% q) K3 |) S1 S- ^, z底层还要走一些别的线，不能空间都给DDR用啊

jqgt2006

有没有画好的发上来参考一下！

jqgt2006

急切，迫切的需要！

larryfarn

顶!顶!顶!