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请教高手,关于Relative propagation delay中线的长度计算问题

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发表于 2012-5-9 15:07 | 显示全部楼层 |阅读模式

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         各位大侠,在给DDR2做Relative propagation delay时,发现Constraint information中除了ETCH LENTH还有一个ZALL,请问ZALL是什么?是Via等的等效长度吗?谢谢……附对DDR2 NET的Show Element:
) a( P! j1 P% ^4 }7 K: a% B7 M) P6 C& N# _, I% n# @
LISTING: 1 element(s)0 ?6 L2 M5 D/ _0 H2 p0 V
: e, w2 v% z' n) v8 t
              < NET >              
5 ?2 w& B0 e9 d) J, U( R
' H$ w( |$ F; u7 u  t  P& a  Net Name:            MFPGA1_DDRD237 W, B! m7 D; y8 L" a
  Member of Bus:       MFPGA1_DDR_DATA22 [7 t9 w) p! o% y, ?: k

$ H( f. I# z! E" P8 A* k  Pin count:              2% z0 M- \& g6 U; }9 ]/ G- m
  Via count:              2
; P9 E& T( Z  S+ V7 p  Total etch length:      1964.069 MIL
: c4 \  W& Q" F& e8 _# a9 F: K  Total manhattan length: 1135.851 MIL
% t  x# u& l+ m  Percent manhattan:      172.92%& t+ f( ^4 F. _% C7 A
6 H. ?: O7 |( H$ P& n$ K) Y
  Pin                     Type      SigNoise Model        Location) I  f4 [3 T2 h$ x
  ---                     ----      --------------        --------) w  J* B* W; w* z
  U801.F9                 UNSPEC                          (-1984.000 6603.717)9 _& w' \( K5 ?4 z2 q* [& J
  U796.C18                UNSPEC                          (-2351.016 5834.882)
; a* w; @6 u4 `2 A5 I8 P& h- ?* t  f! ]/ v0 ~
  No connections remaining
. y( K3 ^( A. c$ T- P3 e  `0 |! x/ D3 h( y6 T% p
  Properties attached to net
8 g6 X) R! }# t( h2 T% y) v; K0 Y+ Y" K    FIXED5 }- V% v% K3 i$ Y# _
    LOGICAL_PATH      = @dw5vlx_all_20120504_1800.schematic1(sch_1):mf
4 w$ I5 M8 e. f" b0 ^                        pga1_ddrd23' ^, O2 N+ [+ u0 E8 S1 Q+ U3 e- t
    BUS_NAME          = MFPGA1_DDR_DATA2
* w7 ^8 k. b# p3 a
7 g1 d0 \: `' D) F# \  Electrical Constraints assigned to net
+ i+ G0 X9 E) ?# K. ~0 n. a$ R    relative prop delay: global group MFPGA1DDR_GROUP_DQ from AD to AR  delta=0.000 MIL  tol=10.000 MIL
' L$ D  O; f. t2 Y$ E
9 ?7 K! z0 g0 C/ @1 ~1 j' z3 ~  Constraint information:3 F3 P( j0 o/ u& O& u
    (RDly) U796.C18 to U801.F9  min= 1966.14 MIL  max= 1986.14 MIL  actual= 1980.741 MIL
& z( t. _! J) I' t7 B                   target=  (MFPGA1_DDRDQS3P) U796.G20 to U801.B7
1 e; n: x9 P/ n: K            (-2351.016,5834.882) pin U796.C18,UNSPEC,TOP/TOP$ T& {2 F, U9 O4 a9 M
      24.812 MIL cline TOP4 c9 a, a& o4 C* x3 y
            (-2333.471,5852.427) via TOP/BOTTOM' S" \5 B% j9 ]8 H# M
      1917.397 MIL cline 03IS01& `3 b+ S( K) b+ Y7 A
            (-1999.457,6588.260) via TOP/BOTTOM+ o# P. x/ v$ x1 o
      21.859 MIL cline TOP
/ K$ w' N0 Q" t$ O0 ^            (-1984.000,6603.717) pin U801.F9
,UNSPEC,TOP/TOP,Zall=16.672 MIL! I8 G  @* b; A/ G1 D4 R3 s
. R: K) H' }3 O3 K9 n0 B8 c
  Member of Groups:
/ G- z  b8 r4 C' y: {0 ]    MATCH_GROUP     : MFPGA1DDR_GROUP_DQ
# \& d) |1 W/ L/ Y4 L    BUS             : MFPGA1_DDR_DATA2
2 a/ l3 |" B* N( i+ j; q6 j

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发表于 2012-5-9 18:29 | 显示全部楼层
Zall指过孔在Z轴的所有延时!!

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 楼主| 发表于 2012-5-11 15:16 | 显示全部楼层
flyingc381 发表于 2012-5-9 18:29
) p( x0 q3 i$ x/ P/ @) s! I, oZall指过孔在Z轴的所有延时!!

: T( Y2 n" B/ H& H  A也就是说,在做Relative propegation delay时,delay time是包含此Zall的,是吧?delay time= Etch Length time delay + Zall time delay,是吗?

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发表于 2012-5-11 18:25 | 显示全部楼层
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