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[Cadence Sigrity] SI仿真最后一步,关于VIA的。

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1#
发表于 2012-6-19 15:40 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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就是如图片所示的警告,未发现VIA的MODel,但是图2我已经设置有了MODEL,为什么会发生图1的警告。9 v) \. _. t! d0 w. c  l

& {- B' r! e9 ?
* o4 H& O8 }  s! P6 B

1.jpg (248.97 KB, 下载次数: 3)

1.jpg

3.jpg (88.34 KB, 下载次数: 1)

3.jpg

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2#
 楼主| 发表于 2012-6-20 10:55 | 只看该作者
为什么都没人回答了,在仿真前是有VIA找不到库的选项,都不知道怎么下去了

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3#
 楼主| 发表于 2012-6-20 11:59 | 只看该作者
额 自己解决了

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4#
发表于 2012-7-19 15:27 | 只看该作者
hero57901122 发表于 2012-6-20 11:59
7 ^, F/ a& k. X4 O1 K额 自己解决了

# R9 j6 n6 U, @2 [楼主是怎么解决的?自己另外建VIA的模型了吗?
% C3 D8 d1 V7 a# e; @- ~: `* @VIA model里面设置detail closed from,可以自动生成VIA的模型,不知打楼主是用哪种方法?
" b4 E; u7 k8 W2 ^0 D自己在SIgxplorer里面建VIA模型怎么没有设置R C的?

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5#
 楼主| 发表于 2012-7-20 16:45 | 只看该作者
jianhong0425 发表于 2012-7-19 15:27 8 }' g: ]4 R# s: ?' M" b
楼主是怎么解决的?自己另外建VIA的模型了吗?
5 z& B! k7 \- W  `0 Y5 SVIA model里面设置detail closed from,可以自动生成VIA的 ...
9 T6 {1 j( q' z: a
你说的是什么意思

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6#
发表于 2012-12-9 15:30 | 只看该作者
删除,重建即可
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