17.2版本导网表问题

w_w · 发表于 2023-11-24 11:33

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17.2版本每次导入网表都需要重新选网表路径，有没有设置像16.6一样，能记住上一此导入的路径呢？

bc9jvvs1id · 发表于 2023-11-24 17:55

我平时只用一个版本，
那你觉得那个好用就换成那个，不一定非要用17.2

yangjinxing521 · 发表于 2023-11-24 18:01

不会吧，应该记住了。除非多个版本切换

aarom · 发表于 2023-11-25 12:43

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w_w · 发表于 2023-11-25 15:54

bc9jvvs1id 发表于 2023-11-24 17:55
: Z A) Y+ J w1 l( x+ j; H" B% k我平时只用一个版本，, b; w! \4 A& s! G% ^. n" M* x
那你觉得那个好用就换成那个，不一定非要用17.2

现在升级成17.2了

w_w · 发表于 2023-11-25 15:55

yangjinxing521 发表于 2023-11-24 18:017 m# y4 z- Y/ g) ?
不会吧，应该记住了。除非多个版本切换

确实和16.6共存的但是一直用17.2导好几次，也是这样，每次都需要重新找路径

w_w · 发表于 2023-11-25 15:56

aarom 发表于 2023-11-25 12:43

这个地方有尝试设置过，但是value不知道怎么设置因为我们不同板网表的位置会变的

aarom · 发表于 2023-11-26 16:55

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w_w · 发表于 2023-11-26 22:50

aarom 发表于 2023-11-26 16:55, `9 p+ l; f/ x! Q: {9 s2 t0 m
你說.......17.2版本每次导入网表都需要重新选网表路径. 又說"因为我们不同板网表的位置会变的"
! G5 p7 n! K( H8 t: U! {, o: D0 w) k/ K
所以 ...

只想知道怎么设置，才能保证同一个板子，只需要第一次刷网表的时候选下路径，后面修改原理图，再刷网表时，还能记住之前的路径，而不是要重新再选下路径。

aarom · 发表于 2023-11-27 10:36

提示: 作者被禁止或删除内容自动屏蔽

w_w · 发表于 2023-11-28 08:31

aarom 发表于 2023-11-27 10:36+ u& o% V1 C+ K" I5 K) h" D/ t
1.使用 orcad 直接轉ALLEGRO (Cadence 方式), "必須"在和PCB檔案(*.brd) 同目錄下.6 P1 E. C$ n6 q9 w9 h# J# z

) a5 e( ?# T) p0 |& d2.使用 orcad 其他 ...

懂了懂了，那个设置对我没用😂

qin123g · 发表于 2024-9-13 14:26

我也碰到这个问题，还没解决

w_w · 发表于 2024-9-13 17:27

qin123g 发表于 2024-9-13 14:26! `9 }. |) b$ a& ]6 `4 u
我也碰到这个问题，还没解决

软件自身设置就是这样的没法解决 17.4好像没这个问题单单就17.2有

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