BUS仿真问题

qaf98

今天在DDR3BUS仿真遇到一个问题：
  u0 h) _# u8 k" @( c1：DQS和data时序分析。设定如下
0 M  f9 B/ L/ v& e2 N+ r
* C3 n$ R5 o& Q+ `7 ?) |
/ E5 u8 n' @1 n. N- r. }2：仿真后结果如下，read可以出结果，但write操作时无结果。

  F- K9 M& M* F9 T
我看了下，我觉得应该是MODEL选择的问题。感觉很奇怪。
奇怪的地方是。U3是cpu  model选择DIFF信号WRITE时，给定了DRIVE ,RECEIVE..  ,,
3 K  a: k; G+ V' X但READ模式，没有给定DRIVE ,RECEIVE。
但仿真的结果反而是read可以出结果，但write操作时无结果。
晕了

qaf98

Driver 驱动端模型
ACTIVE RECEIVER  工作状态的RAM
, Y- M7 B# ]; Z& W/ R, l( d5 s9 y8 Kstandby receriver    非工作状态的RAM。（本例子就点到点拓扑，所以这项没有用）   
对data来说： U3写和读 U16时，  2,3行的模型交叉选择就OK。
1 y, W& V: Z1 j; s8 q, x$ H! O但问题是 DQS写给了模型，但是读的时候，也该给个选项我来指定模型啊，可惜没有。
& [) W& a9 X+ M/ Q$ [请大家给点意见