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楼主: wangjing
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关于ddr3等长控制的问题,急!

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16#
 楼主| 发表于 2012-9-4 15:25 | 只看该作者
据说正反贴调不通,所以后来又将芯片全放在正面呢,大家不要被误导了

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17#
 楼主| 发表于 2012-9-4 15:27 | 只看该作者
ddr2可以正反贴,ddr3不可以
  • TA的每日心情
    奋斗
    2019-12-11 15:50
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    [LV.1]初来乍到

    18#
    发表于 2012-9-4 15:29 | 只看该作者
    你的地址线是什么TOP?

    该用户从未签到

    19#
     楼主| 发表于 2012-9-4 15:34 | 只看该作者
    252631 发表于 2012-9-4 15:29
    - U! `9 u0 h0 i% V8 R/ g! O你的地址线是什么TOP?

    , m2 K% n# P# O7 R* T什么意思?地址走在内层了
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    [LV.1]初来乍到

    20#
    发表于 2012-9-4 15:35 | 只看该作者
    拓扑结构?不是层面的意思。

    该用户从未签到

    21#
    发表于 2012-9-4 23:11 | 只看该作者
    wangjing 发表于 2012-9-4 15:27 2 V3 c2 P6 U& x( y' I6 a" |& M9 L
    ddr2可以正反贴,ddr3不可以

    & w+ w: c" J. J; Z- J2 R: D/ Q! H不知道你有多少个内层走线。我觉得你截的那个图走的拓补结构不怎么合适,DDR3地址线一般是走菊花链吧。DDR3可以正反贴的,不过要错开。

    1.jpg (28.71 KB, 下载次数: 9)

    1.jpg

    该用户从未签到

    22#
    发表于 2012-9-5 00:14 | 只看该作者
    wanglan 发表于 2012-8-31 11:44 8 Z- ~4 _  q  ^% L* t3 m
    感谢学习了!
    0 x% T8 {' t; X# C0 J$ t0 T
    上面的回答都是理论的东西,只能体现回答者多么只是渊博,并给不了layout 上面帮忙!1 p4 F* c7 n+ D
    3 `- ?0 j+ W5 c  j$ p( [! W4 g$ A0 X) u
    下面给Intel 主板设计指南里,给出的DDR3 分组等长的规则,希望对layout者有提示。
    0 Y6 }- h& b# V( J9 J; p) e1 c, p! d5 e9 ]
    注意:ddr3 数据时64位 ,分8组分别等长。
    + `# U8 O/ P9 e0 |+ f7 j2 d0 D8 s/ p. s
    DDR3 Data Group Specifications        Min        Max
      T+ G7 Z& L0 Z/ x  p' a+ W( mDQ/DM/DQS/DQSB Matching                0.010, V1 P; D! z+ {+ C
    DIMM0 to DIMM1 Region                0.500' h' i) l. n5 I: R0 q; z- \% q
                   
    , T0 O' f& N, u) r' TDQS/DQSB/DQ/DM  min/max               
    & D4 f$ U( V% S3 K/ w5 s+ }9 `' D: hByte Group 0               
    # i" D& \0 B2 X  ~# oDie-2-DIMM0        2.900        4.900
    : o  W2 t3 t3 `$ o4 k0 L9 k6 k& CDie-2-DIMM1        3.000        5.0009 N3 j- C# R4 n2 ?  i' _
    Byte Group 1                7 `9 W6 o% O) D- r9 x# S- ~
    Die-2-DIMM0        2.500        4.500# }5 _! X  n3 s
    Die-2-DIMM1        3.000        5.000! t. @) t5 x( j4 y" j0 L  s! N
    Byte Group 2                + S) h! S0 Q* Q
    Die-2-DIMM0        2.400        4.400
    $ _1 n* Z3 ^# [  J; N3 ?Die-2-DIMM1        2.500        4.500
    8 t. ?& B& r/ I9 TByte Group 3                # i5 R1 x6 p* Y) S5 c; {# c
    Die-2-DIMM0        3.000        5.000
    + E" m" ]5 z8 v( A! z/ SDie-2-DIMM1        3.000        5.000
      R# Z; N% C. d: O- s# iByte Group 4               
    $ C# [" Y" F+ h. vDie-2-DIMM0        3.000        5.000
    7 f3 d/ b1 J% P0 k  f, \; s% tDie-2-DIMM1        3.500        5.500, K' H# R. Q" b/ Q: a% j
    Byte Group 5               
    9 ^" t' i( f1 H' mDie-2-DIMM0        3.500        5.500
    ' v' f- w* I4 d) l6 C. M) O/ [Die-2-DIMM1        4.000        6.000
    ( R3 U% H+ Y2 s8 g" xByte Group 6                + J. x) V* A8 K8 M
    Die-2-DIMM0        4.000        6.000
    + y1 S# S- t& G3 I% |Die-2-DIMM1        4.500        6.500
    / {' d& f! J8 Y4 k, ]" b- v# P1 eByte Group 7                8 M; B2 B  V6 o( ]2 d
    Die-2-DIMM0        4.500        6.500# _3 {0 X  [! G8 @3 N; s! X
    Die-2-DIMM1        5.000        7.000
    2 u7 {, _7 \$ X2 }* A6 L. ]1 b               
    & Y- h; Q+ ?  Z6 cStrobe to Clock Length Matching Rules               
    5 _- ~. _/ N7 D0 ?( X: MClock – DQS[0]                * d  w; b' }) K( B
    Die-2-DIMM0        1.100        0.100
    ! I  n; |# e4 s# h4 _* i. UDie-2-DIMM1        1.000        0.000
    5 D8 W/ \8 m1 m& QClock – DQS[1]                ' r% n" O4 ^( B. u# s
    Die-2-DIMM0        1.500        0.5006 P/ P0 Z; m. l( d0 E  l
    Die-2-DIMM1        1.000        0.000
    9 m2 y$ }3 R0 \, d$ m$ r8 uClock – DQS[2]               
    ! o2 U) m6 i% M  u" MDie-2-DIMM0        1.600        0.600* g$ \: _0 F2 l5 u6 s
    Die-2-DIMM1        1.500        0.500
    ! r% Z' O; |% P0 iClock – DQS[3]               
    : V: {; n4 V& I' ]5 I; @. j; vDie-2-DIMM0        1.000        0.0002 H3 {$ ~$ V' V
    Die-2-DIMM1        1.000        0.000+ k$ x; W" o  Y0 b1 S5 O9 T9 U
    Clock – DQS[4]                8 M* g, F) K, S5 W& I' A4 K! m
    Die-2-DIMM0        1.000        0.0005 E2 W, |9 S  [5 V! E; f
    Die-2-DIMM1        0.500        -0.5009 v6 b! t8 c- s# O3 K
    Clock – DQS[5]                ; D$ \' @6 {! y* e1 h$ r& Y
    Die-2-DIMM0        0.500        -0.500- m7 U. }* H5 k: y( ~7 v
    Die-2-DIMM1        0.000        -1.000
    1 C5 W* ]- h* p- v! |Clock – DQS[6]               
    8 H% f- |5 k6 G5 w- G5 q. sDie-2-DIMM0        0.000        -1.000
    4 ^; }0 h) _9 ^6 t7 }9 `Die-2-DIMM1        -0.500        -1.500& A& u0 W2 ]! j7 S) O0 ?
    Clock – DQS[7]               
    * s, d0 U( C- x, y* \Die-2-DIMM0        -0.500        -1.500
    5 S9 q, H5 P. ]: b" CDie-2-DIMM1        -1.000        -2.000
    2 p5 u! L# c0 b3 {  B  V% r! q' \

    1 o) N1 n$ }# s, Z/ ~下面看其中一组:
    , U& @6 A: c2 U+ U% h说明1,这是excel copy 下来的,有兴趣研究的,就copy 回 execel去分析吧
      n+ k9 U5 M' X, M" j说明2,这个等长,包括了intel 芯片组北桥芯片的内部长度!即实际长度=BGA内部长度+走线长度! `5 G* s' ]- x2 A# `! I3 A
    说明3,这第一组平均长度在3456.1mil ,max-min=3.4mil0 H5 L6 m: S/ K3 M2 k; w2 |
    1 ^7 Q" w: Q8 X9 c/ _8 ?

    - t& P2 P: c: M5 M  ]3 t3 ZDIMM0 Clock Lengths                                                                                                                4.5390        4.5390  n! ^$ w/ i- F! a/ v3 K
    DIMM0 Byte Groups 0                                                                                                 Pkg + MB        (max - min)        CLKmin - DQS        CLKmax - DQS
    & k; f3 E- c8 N: HTarget Lengths & Matching                                                                                                2.9 to 4.9        ≤ 0.01        1.100        0.100
    : q: B2 F% F& y+ gDDR_B_DQS_0        AW8        0.7081                DQS0        7                2.74802        0.0000                                3.4561        0.0034        1.083        1.083
    % s7 R% ^" @9 Z) o$ L+ P. a& z, aDDR_B_DQSB_0        AW9        0.6557                DQS0#        6                2.80238        0.0000                                3.4581                1.081        1.081
    . D# L9 ?/ M) u  W9 FDDR_B_DQ_0        AV7        0.5394                DQ0        3                2.917        0.0000                                3.4564                        / p7 v( g7 r: T1 ~. [
    DDR_B_DQ_1        AW4        0.6155                DQ1        4                2.8418        0.0000                                3.4573                        ! s; u; e7 K5 S/ a* \6 V2 `" G
    DDR_B_DQ_2        BA9        0.6369                DQ2        9                2.82197        0.0000                                3.4589                        ( J  q' i* l4 V7 `$ g6 i! H
    DDR_B_DQ_3        AU11        0.6333                DQ3        10                2.82405        0.0000                                3.4574                        * f6 B1 @( b0 P3 v: S
    DDR_B_DQ_4        AU7        0.5371                DQ4        122                2.92064        0.0000                                3.4577                        & s/ U! o  w( W3 A
    DDR_B_DQ_5        AU8        0.5191                DQ5        123                2.9398        0.0000                                3.4589                        ( J2 X& f& U6 |5 _
    DDR_B_DQ_6        AW7        0.5991                DQ6        128                2.85637        0.0000                                3.4555                        ! r+ u1 [% l2 _) \+ R* z9 x9 b6 [% Z6 m0 }
    DDR_B_DQ_7        AY9        0.7033                DQ7        129                2.75472        0.0000                                3.4580                        $ u% h+ J4 M* Q# y6 X% w$ j( d% w8 H
    DDR_B_DM_0        AY6        0.7665                DM0        125                2.6896        0.0000                                3.4561                       
    , X1 a* m; X% R0 b& v) Y: }. v
    $ A: a# i- u/ [! F
    ! I; N  b' F0 k' O再看第二组:
    ) M% \7 r) m. a% Z! O& k  v说明3,这第一组平均长度在3200mil ,max-min=1.9mil  ==》 注意啦, 第二组等长 3200 mil 与第一组等长3456mil 是不一样的!!!
    $ E$ E$ r0 a; h& Q# g) e. }
    8 h3 E: u: g( d( U1 O, V+ v( \( C6 I- e* {4 O+ D; B
    3 R. V9 m4 |6 M
    DIMM1 Byte Groups 1                                                                                                 Pkg + MB        (max - min)        CLKmin - DQS        CLKmax - DQS, o0 V, X5 X9 ]0 K- w5 p8 v
    Target Lengths & Matching                                                                        ≤ 0.5        ≤ 0.5                3 to 5        ≤ 0.01        1.000        0.000
    9 |; B/ n( o# w- z4 RDDR_B_DQS_1        AT15        0.5263                DQS1        16                2.7943        0.0000        0.0000        0.0000                3.3206        0.0019        -2.969        -2.931
    5 o4 [, g5 X! A$ ^DDR_B_DQSB_1        AU15        0.5737                DQS1#        15                2.7459        0.0000        0.0000        0.0000                3.3196                -2.968        -2.930
    9 `, J5 h* J: F& I! j$ GDDR_B_DQ_8        AY13        0.6526                DQ8        12                2.6674        0.0000        0.0000        0.0000                3.3200                        ; g9 P" K8 z$ I' J* o
    DDR_B_DQ_9        AP15        0.5135                DQ9        13                2.8080        0.0000        0.0000        0.0000                3.3215                       
    . l& X3 `9 c4 B, RDDR_B_DQ_10        AW15        0.6721                DQ10        18                2.6481        0.0000        0.0000        0.0000                3.3202                        : Q5 A7 l  G3 z8 A9 H
    DDR_B_DQ_11        AT16        0.7091                DQ11        19                2.6114        0.0000        0.0000        0.0000                3.3205                       
    / P* ?; R8 }# L( w; V) dDDR_B_DQ_12        AU13        0.5236                DQ12        131                2.7960        0.0000        0.0000        0.0000                3.3196                        " @" _6 v4 \7 A: x6 |5 e0 L
    DDR_B_DQ_13        AW13        0.6405                DQ13        132                2.6807        0.0000        0.0000        0.0000                3.3212                        $ m( k8 [( o9 E8 u* v
    DDR_B_DQ_14        AP16        0.6498                DQ14        137                2.6708        0.0000        0.0000        0.0000                3.3206                        6 |) E. ?/ I. P
    DDR_B_DQ_15        AU16        0.6571                DQ15        138                2.6632        0.0000        0.0000        0.0000                3.3203                          @; A( u0 |" V; l, g" e
    DDR_B_DM_1        AR15        0.5973                DM1        134                2.7233        0.0000        0.0000        0.0000                3.3206                       
    7 R! O+ h# H5 u8 F

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    23#
    发表于 2012-9-5 14:23 | 只看该作者
    wzwang2000 发表于 2012-8-7 13:51   U! V* B) \" S- _
    这主要要看你ddr3的频率是多少,然后还有板子的介质,地址线之间相差不能超过波长的十分之一,比如说,ddr3 ...
    / N* E1 a5 M( `
    很精典,学习下

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    24#
     楼主| 发表于 2012-9-5 15:28 | 只看该作者
    dszfp 发表于 2012-9-4 23:11
    $ k/ d( q2 o6 P" k. j+ T2 |% [( F不知道你有多少个内层走线。我觉得你截的那个图走的拓补结构不怎么合适,DDR3地址线一般是走菊花链吧。DD ...
    8 k- K+ w2 y1 T' K4 i
    是的,已经修改了

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    25#
    发表于 2012-9-5 16:24 | 只看该作者
    地址线应该不超过2000mil吧,

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    26#
    发表于 2012-9-13 04:37 | 只看该作者

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    27#
    发表于 2012-9-13 09:29 | 只看该作者
    DDR3的拓扑结构有好几种,选择适合目前摆放的结构。timing match要根据芯片的规格建议来设定,不然自己要做仿真多麻烦!

    该用户从未签到

    28#
    发表于 2012-11-20 00:39 | 只看该作者
    学习了!

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    29#
    发表于 2012-11-20 09:39 | 只看该作者
    挺专业的,学习一下!

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    30#
     楼主| 发表于 2012-11-20 09:45 | 只看该作者
    dszfp 发表于 2012-9-4 23:11   h% y: k# T% d
    不知道你有多少个内层走线。我觉得你截的那个图走的拓补结构不怎么合适,DDR3地址线一般是走菊花链吧。DD ...
    " }1 s  G: y; }+ h/ j
    多谢了,是否可以截个大图看看地址和数据线等长的绕法?
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