怎么改善时钟波形

xmchen

现在产品的堆叠是：sensor 板通过板对板连接器到 sensor 转接板，然后再通过FPC 排线 到SOC板子上面；现在sensor 输出的DVP CLK经过3个连接器，一个FPC排线；这种情况应该怎么改善 时钟波形，感觉在sensor CLK输出端 ，加端接电阻，CLK 到SOC板子上面，质量也不是很好，这种情况能通过什么方式来改善比较好。

myiccdream

单端 --> 差分 ->单端

Sleep_xz

信号被干扰了，做隔离，屏蔽，阻抗匹配

xmchen

Sleep_xz 发表于 2024-3-22 14:20
/ W7 k* U% v$ K2 t% Z) x( |信号被干扰了，做隔离，屏蔽，阻抗匹配

想问一下，怎么做阻抗匹配，其实板子上面信号应该做阻抗50欧匹配，但现在有三个连接器，这几个位置肯定是阻抗不连续的地方，能通过什么方式来进行匹配吗

Dc2024012548a

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Dc202401028a

学习学习中

嚼出西哈范

转接太多，可以想办法把转接板去掉，然后排线尽量短，排线阻抗匹配不如硬板好。另外排线要做好屏蔽，根据不同传输线带宽选择对应的屏蔽膜，实在解决不了就用3层PFC设计，把时钟夹在中间并共面包地。你这个时钟频率还要注意辐射超标

wudipk2010

中间加buffer

guchenglihua

在时钟输出端加个运放或者非门什么的来增加时钟的驱动能力，不过话说你拉这么长其它信号质量能好吗？

xmchen

guchenglihua 发表于 2024-4-19 08:59
在时钟输出端加个运放或者非门什么的来增加时钟的驱动能力，不过话说你拉这么长其它信号质量能好吗？

产品结构限制，必须走那么长，主要就是接sensor的信号，数据给时钟都是一组，时钟差，其他数据也不是很好，现在能改善时钟，其他的信号也能改善了；想了解一下，就是我后端还没有接SOC的时候，后端无负载，没有电流回路，为啥clk也会变差呢
2 d  L" J, {4 r' i

万中魁

增加retimer芯片，将信号纠正

guchenglihua

xmchen 发表于 2024-4-26 12:16
( V6 U: N/ L/ g7 G2 I/ e. X+ T产品结构限制，必须走那么长，主要就是接sensor的信号，数据给时钟都是一组，时钟差，其他数据也不是很好 ...

; p/ q* X, Z# R' m2 e0 G你拉这么长，那么肯定会有比较打的寄生电感以及和地之间产生耦合电容，这样信号肯定好不了。你需要在合适的位置用非门或者运放什么的做信号中继，这样才能改善到末端的信号质量

365学PCB

信号质量不好有啥问题吗？之前遇到过，FPC排线很长时，DVP CLK信号不好会使图像出现条纹，串了个100ohm电阻，虽然信号质量还不好，但图像显示很清楚。没条件解决信号质量的话，就把功能先实现。

xmchen

365学PCB 发表于 2024-4-29 13:17
( w$ Z( Q  _/ \& ~$ `# h! ]( \* }7 }信号质量不好有啥问题吗？之前遇到过，FPC排线很长时，DVP CLK信号不好会使图像出现条纹，串了个100ohm电阻 ...

现在都没啥问题，只是项目刚调试，怕后面量产之后，产品可靠性不行，高低温啥的容易猜错数据，导致图像异常啥的
6 B$ S9 C# Z1 R% m% G* F

jkokomo

有量過波形嗎？波形有變形、過衝或出現階梯嗎？如果沒有就不用擔心了