请教下，降压DCDC的SW脚出现这种波形一般是什么情况？

guchenglihua

Scisci 发表于 2024-4-7 14:40
6 h7 E8 ~6 a$ |4 y' p当时设计时不知道负载电流大概多少，想着直接上的负载max=5A，而实际可能只要不到1A，负载后期不会有太 ...

+ O  ~& }4 R$ n5 U' n. ?看你截屏后面的振荡也才几百K的振荡，这应该不会有太大的影响只要layout不太差。如果想预留解决方案可以在SW脚预留一个RC回路衰减高频振荡，或者是认为去调整芯片的振荡频率，正常情况这种振荡不可怕，可怕的是开关时那些过冲，那个才是对EMC影响最大的。

Scisci

guchenglihua 发表于 2024-4-15 11:26
, e  D( C9 {+ C9 o  Z# a看你截屏后面的振荡也才几百K的振荡，这应该不会有太大的影响只要layout不太差。如果想预留解决方案可以 ...

7 M& D6 z# Z: }, c; q, }+ I8 x轻载的波形振荡不止几百K，有5Mhz左右，过冲的振荡倒是还好没有，目前CE测试已过。