求教，单IO怎么实现多路不同状态输出，要求实时性高，低延迟。

Scisci

大佬们一定有要时间了再点拨，小弟不着急

huo_xing

Scisci 发表于 2025-1-14 14:03
大佬们一定有要时间了再点拨，小弟不着急

" U2 T6 x* E( c6 |$ Q高阻状态识别电路

huo_xing

aarom 发表于 2025-1-15 07:41
/ \2 K1 y' W0 `! f便宜!

高阻态怎么办？

梦家好

梦家好 发表于 2025-1-14 13:20
& Y* h4 q( S9 r, h6 {2 k5 e" v传个图片，我都不会，好土，这个图片应该能够说明吧，时延得看你的速度具体是多少，可以选用不同的

6 x$ m' `- m7 a2 [/ ^+ LA和B的位置弄反了

huo_xing

梦家好 发表于 2025-1-15 11:43
A和B的位置弄反了

, L7 G2 `- t3 @! B4 }; c6 _* J不是A，B位置反了的问题。
PNP用法有问题，要是驱动信号电平3.3V，be的压降最小是1.7V。怎么关闭管子

梦家好

huo_xing 发表于 2025-1-15 13:28
3 `( K; J+ W/ I* L不是A，B位置反了的问题。
5 d; X% g+ O* z- H& xPNP用法有问题，要是驱动信号电平3.3V，be的压降最小是1.7V。怎么关闭管子

你看这样行不行，把上拉电压更成3.3V是不是就可以了
& b% P; a8 ]$ y

梦家好

梦家好 发表于 2025-1-16 09:46
你看这样行不行，把上拉电压更成3.3V是不是就可以了

个人觉得，这就是MCU内部结构CMOS电路的工作方式，

huo_xing

梦家好 发表于 2025-1-16 09:46
/ \4 g( A- _( A- D* P# b, s你看这样行不行，把上拉电压更成3.3V是不是就可以了

只能说能用。但是出问题概率很大。
器件常规用法：npn和nmos正常使用连低端。pnp和pmos正常使用接高端。如果不这样需要考虑专用驱动
1 P. n1 Y" O6 x你图纸中pnp接了gnd。那么e级会被b级二极管钳位，当b为0V时，e是0.7V。这个电平能不能正常识别为低？并且一般ic输出低电平不一定是0V，0.2~0.3V很正常。这种情况怎么解决？
- @4 @  ^0 x  j随着b电压升高，管子会导通，e级电流开始出现。但是e级不是接VCC，有电阻。这个电阻的压降会让e级电压降低，会不会影响后面电路检测高电平？

梦家好

Scisci 发表于 2025-1-14 14:03
4 O9 C4 j) l8 w  J. [大佬们一定有要时间了再点拨，小弟不着急

做题目啊，指教啥，

huo_xing

aarom 发表于 2025-1-16 15:09
問題的重點, 在高阻抗的形狀, 變成 A,B 循環的0,1,
) u5 ?* B; I- X9 P8 _我不知是否題出錯了, 或說明不清.

脑子不好就少说话。我回的是你吗？

梦家好

:)，深入学，一切皆有可能