allegro在使用via array的时候，会产生很多的daling via

tangqianfeng · 发表于 2025-2-21 16:11

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在via array里，选择敷地的网络，它会打阵列过孔，但有的顶层是其它网络的shape,底层是地，它也会打上阵列过孔，但这个地孔就是daling via, 这个是设置有问题吗？设置界面很简单，没有几个选项

ybing12 · 发表于 2025-2-21 18:26

你可以截个图。

centem2015 · 发表于 2025-2-23 19:00

啥样的

tangqianfeng · 发表于 2025-2-23 20:27

本帖最后由 tangqianfeng 于 2025-2-23 22:37 编辑

图中黄色的是另一个网络，打via array的时候也不避让，打出的via 就属于daling vias, 还有via也不避让焊盘。。。

金志峰 · 发表于 2025-2-24 00:34

tangqianfeng 发表于 2025-2-23 20:27. e$ S# b, A, Z' j% x
图中黄色的是另一个网络，打via array的时候也不避让，打出的via 就属于daling vias, 还有via也不避让焊盘 ...

打阵列孔的时候把右边DRC选项勾上试试

tangqianfeng · 发表于 2025-2-24 06:09

金志峰发表于 2025-2-24 00:348 m4 H$ W. E5 `8 s1 W+ p
打阵列孔的时候把右边DRC选项勾上试试

已经勾上了

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