海思的demo板DDR数据线为什么没有同组同层和绕等长？

硬件补丁

超級狗 发表于 2025-6-19 07:47
DDR4 Deskew
Read deskew training
The read DQ deskew training compensates for the delay differences ...

狗哥，无意冒犯！你给的资料写的是per-bit deskew。小弟有疑问，到底这个补偿是通过补偿clk和dqs之间的裕量，还是直接补偿dq和clk之间的裕量，这个涉及到dqs dq dm之间是不是要遵从严格的等长关系。从文档里，我看不出来。这个补偿能力多大，我也看不出来。如果是补偿之前的认知都是dq是采样dqs的，事实上之前的项目也是这么实施的，有此疑问，这个deskew到底是怎么操作的？
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huo_xing

wudipk2010 发表于 2025-6-19 11:34
DDR4走线一般不用刻意走等长，控制在一定范围内就行。不光是海思的，很多其他芯片也是这样。

4 e3 c: C6 c. H+ Z) k/ e做这个事前咨询下你们软件是否有能力做读写时序匹配。要不肯定是硬件的锅。
, F  s& _8 [' E, X; Q* ?' q, w  Sddr并行传输的逻辑决定了等长是必须的。但是这个等长是软件实现还是硬件实现都可以。
软件实现本质还是需要硬件支持的。从ddr3规范支持地址线writing leveling功能开始，后面ddr4/5/6开始数据线也有相同功能。
目前国产cpu对我等应用工程师来说是很有好的，厂家或代理提供sdk和pcb中已经做了时序匹配。也就是说只要不动pcb布线这部分调试基本没有难度。这也是大部分国产cpu的应用手册里明确规定ddr相关设计（sch和pcb）最好照抄的原因，如果改动前最好先咨询清楚
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