时钟缓冲器layout走线是否要等长问题请教

五个国王

如下图所示，CDCLVC1104PWR给4个器件提供25Mhz时钟信号，发现layout时位置不太好摆放在四个器件的中心对称位置，请教一下各位大佬，该时钟信号的layout需要等长吗

五个国王

附图，谢谢
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五个国王

图片上传，截图好像不能直接粘贴
5 o3 I" S- `! m! z) P  @5 y

myiccdream

要不要等长，要看你下一级器件有没有需求时钟同相位
你这里面的F28388 和ENET_PHY 是走RMII？ 那你还是 等长吧

五个国王

myiccdream 发表于 2025-6-24 10:11
要不要等长，要看你下一级器件有没有需求时钟同相位
" M7 B* ^7 k, [" e你这里面的F28388 和ENET_PHY 是走RMII？ 那你还是 等 ...

  P. }3 }. c! q) \. B  L# z谢谢，走的都是MII，我看TI官方DEMO倒是没有走等长，在这一块理论知识积累少，有点虚
4 I. t) V1 l7 G& g+ o  D8 I0 D. m, U

huo_xing

要看你实际应用。pcb等长除了时序匹配，其他的都是坏处。

myiccdream

五个国王 发表于 2025-6-24 10:50
) @. r( N0 Q" r9 M: N* \谢谢，走的都是MII，我看TI官方DEMO倒是没有走等长，在这一块理论知识积累少，有点虚

25Mhz 太低了，所以手册一般都没写那个等长。只写了一个同源。或者是不是只要2边的时钟偏差要求一致就行，等版主来解答吧
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huo_xing

五个国王 发表于 2025-6-24 10:50
1 Q" ?( j  j& V3 q5 [谢谢，走的都是MII，我看TI官方DEMO倒是没有走等长，在这一块理论知识积累少，有点虚

+ R3 k4 b/ i" Y搞错问题重点了，不是mii信号。是你这个clk buff后面接的芯片有没有时序要求。另外，mii信号没记错好像是50M，有等长要求的。但是pcb稍微意思意思就行了，误差放到500mil都不会出问题的。基本可以不做

五个国王

huo_xing 发表于 2025-6-24 12:02
搞错问题重点了，不是mii信号。是你这个clk buff后面接的芯片有没有时序要求。另外，mii信号没记错好像是 ...

. e; H4 X' q7 I3 ?好的，谢谢，在layout的时候也挺难实现等长的，目前只是要求阻抗50欧。再请问下，这种相关的知识点去哪学习看看
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五个国王

myiccdream 发表于 2025-6-24 11:32
25Mhz 太低了，所以手册一般都没写那个等长。只写了一个同源。或者是不是只要2边的时钟偏差要求一致就行 ...

谢谢解答

huo_xing

五个国王 发表于 2025-6-24 13:07
, X5 o1 J% `! ]9 W' j4 M好的，谢谢，在layout的时候也挺难实现等长的，目前只是要求阻抗50欧。再请问下，这种相关的知识点去哪学 ...

上面说错了，mii信号25M，rmii才是50M。只是等长方面问题可以去专业pcblayout外包公司，一般各种电路设计规范都有。高级的还有si和pi。常规fr4板材传播延时167ps/inch。按这个值针对你这个50M信号就算没有设计要求也可以大概评线长了。
50M对应信号周期20ns，pcb布线误差按1000mil算，160ps延时相对于20ns是不是可以忽略？
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五个国王

huo_xing 发表于 2025-6-24 13:21
上面说错了，mii信号25M，rmii才是50M。只是等长方面问题可以去专业pcblayout外包公司，一般各种电路设计 ...

就是找了外包公司，不过现在的外包也是初中级工程师来画，后面才是他们大佬来审核吧，他说他也不太懂，只是觉得等长做不到