一个CPU可以同时作为三个PCIE从端吗

myiccdream

传统的X86 或者 CPU 估计是有困难的。
按照PCIE 的架构。 下游端口需要 锁定上游的 100MHZ时钟 来同步数据， 你这上游3个100Mhz . 3个RST 传递给下游的 1个CPU 。。。。 传统的X86 CPU 估计是找不到这功能。
0 U0 B6 J3 c! h- j+ i" ^如果用FPGA 估计行，

huo_xing

狂羁青马 发表于 2025-9-19 16:06
! o5 W4 u9 J/ N) h( WPEX8619可行吗

1 ?- t6 \; v. ^  O大哥，抓重点啊。不是应该去和你们领导询问项目成本吗？
6 \3 X+ N% z: R: M把这个switch很高的信息告诉领导，说不定你从这个坑爬出来了。一个高级点的成本估计1k+美刀。便宜的也要上百
& K/ x9 j$ d9 j

huo_xing

myiccdream 发表于 2025-9-19 17:11
传统的X86 或者 CPU 估计是有困难的。
按照PCIE 的架构。 下游端口需要 锁定上游的 100MHZ时钟 来同步数据 ...

* Y0 b4 a: ^) ~0 [, i( c- n5 @4 Y我没记错pcie工作不可以不用同时钟的。时钟可以在数据信号中提取，这是所有高速串行总线的基本功能。
% b2 }+ W. B; W4 n( J* |$ N

超級狗

超級狗 发表于 2025-9-19 13:25
% e7 B$ v; O! F' ]PCIe Switch for Cross Link Architecture

補充資料：
Multi-Host Sharing of NVMe Drives and GPUs Using PCIe Fabrics
1 m6 N6 B' g. y- ]3 J

- d  n- C, w, V2 F

超級狗

超級狗 发表于 2025-9-19 13:25
PCIe Switch for Cross Link Architecture

) T. D6 \7 d) s補充資料：
Multi-Host System and Intelligent I/O Design with PCI Express


; V3 q, o/ b, S) a

myiccdream

huo_xing 发表于 2025-9-19 20:33
7 _, e* n! o: c* r7 x. X$ a( D" `我没记错pcie工作不可以不用同时钟的。时钟可以在数据信号中提取，这是所有高速串行总线的基本功能。

/ C) W$ v* G* L& o' k1 b高速串行信号有2个时钟域，第一级是从串行的Serdes中用CDR恢复时钟来采样串行数据 第二级要把串行的数据转为并行的32或者64位
这2级时钟是会有一定相位差的。 在PCIE 中最简单的方式就是使用对面提供的100Mhz来同步整个链路

如果使用其他的本地时钟或者 全用恢复时钟， 那么要仔细考虑这个后果。
! G4 c' j8 m+ n: \/ x' @- n

狂羁青马

myiccdream 发表于 2025-9-19 17:11
传统的X86 或者 CPU 估计是有困难的。
4 x3 ?( |7 F& T0 I4 j- i按照PCIE 的架构。 下游端口需要 锁定上游的 100MHZ时钟 来同步数据 ...

1.时钟的话cpu这边有三个PCIE控制器，可以接入外部给进来的三个100MHZ时钟，
2.rst应该没问题，我只要ep端，CPU提前启动，准备好就行了
3.FPGA要高端才能有多个PCIE硬核，K7这样的FPGA只能接一个PCIE,成本高

狂羁青马

myiccdream 发表于 2025-9-20 09:25
高速串行信号有2个时钟域，第一级是从串行的Serdes中用CDR恢复时钟来采样串行数据 第二级要把串行的数据 ...

同源肯定更好，但PCIE规范当中也可以用异步时钟
4 J! X; y8 B. o: w7 s' {4 J+ i, c

huo_xing

狂羁青马 发表于 2025-9-20 14:40
同源肯定更好，但PCIE规范当中也可以用异步时钟

0 G0 f2 C5 K5 a7 X- a7 R% \按我的理解，pcie工作时钟是从数据恢复出来的。之所以有个100M时钟，一个是可以给其他芯片用，省成本。和网口的125M输出一样。
另外就是如果系统有时钟同步要求，可以用这个时钟来保证
9 E! u, |, Q! f5 n4 y9 ^0 l' \( j