ALLEGRO 问题累积

lcgoneone

Q: Allegra中颜色设置好以后，应该可以导出相关设置文件，下次碰到不同设置的板子，看着难受就可以直接读入自己的文件改变设置了
A:16.2版本的可以这样做：file->export->parameters,选中颜色就行了，其它的参数一样可以保存。
6 x/ g- u9 \7 e8 ]5 n


, l0 b8 Y/ q- c
Q:allegro 自动布线后,为直角.如何调整成45度角走线
A:  ROUTE --GLOSS---PARAMETERS---CONVERT CORNET TO ARC


7 h6 c, W/ p  L9 S8 f+ ]# v$ O; g8 t7 K
一、群组布线;群组布线包括总线布线和一次布多外Trance.
( g3 k2 ^# p9 l2 Q3 O3 a# i1.一次布多个Trance .鼠标左键进行选择多外PIN,或VIA. 同时可以在布线过程中用右键切换到单线模式。群组布线只能在一个层中， 不允许打过孔。也可以在群组布线过程中，右键，“CHANGE Control Trace”
6 r4 C$ _0 z3 q6 W2 T
cadence CIS即 原理图中， 放大缩小缩小的快捷键 按住CTRL键+鼠标中间滚轮）
2 ?# L* a- ]5 s( d- @! u( h5. ALLEGRO 出光绘文件前，最好加个PHOTO_OUTLINE,确认输出光绘文件的范围  
# q0 e( j/ a' q4 D! [Class: manufacture — Subclass: photoplot outline
3 s# B0 l- u- q8 r3 y( h6.   光绘设置详解http://www.flyARM.com/bbs/viewthread.php?tid=28&page=1
ALLEGRO  标注  1. dimension linear : 对于比较规则，简单的板子，通常采用.
                            2.dimension datum ：对于较复杂的板子可以采用。
1 i; r2 k& Y2 C$ V' q0 |0 X# d          先确定一个基准点，接下来对每个点所标注的数据都是相对基准点的坐标值。
Manufacture------dimension/draft -----dimension linear / dimension datum
/ {2 a4 K$ n: N2.
  表层铺铜时，由于铺铜和PIN 的间距问题，在PIN 和PIN 之间经常产生一些尖角。
产生这种原因的解决办法：
一。一个一个修改Boundary   
二。直接操作：在 Add Shape 后，shape ---parameters 里，Create pin Voids 选中 IN line  
3.
# G( W! r: q3 N0 p  J" N, R     倒角  
8 ~1 ?2 V& \( R/ U3 y2 RManufacture------dimension/draft――Fillet  圆角
Manufacture------dimension/draft――Chamfer  斜角  
, n9 l( m' n5 R0 N4 I( X5 |以上操作只对LINE 画的外框有效，而对Shape 无效。
& t7 \2 i% ^9 @4.
     实时显示走线的长度
3 p8 H) `) ]* ~& I2 s+ i$ ?5 h5 V% Z- xSetup—user Preferences   ETC栏中勾选  ALLEGRO etch length on
5.
) `- h* n) [3 k1 \2 N2 I     LAYOUT 中，使用AUTO Rename
具体操作： 首先将不需要Rename 的元件 FIXED 然后选择：logic -----auto rename Refdes---rename ………..
$ G( g$ O; G" ^0 t# ]6 l& ^0 \, Z# Q3 Q6. Display
/ U! @& U+ j& c* a     SETUP------user preference------………
5 }1 u- y- L9 v$ a- K; q" z7. ALLEGRO中如何查找元件：、用Display ----element 或都-Display-----Highlight 然后在FIND 标签中的”FING BY NAME ”下拉SYMBOL，填入所查找的元件编号，ENTER。
8.
3 t) m0 ]9 z0 M/ p重复点：依据板子外形OUTLINE 画出Route-keep in等层时（相当于Shape）做法：
Shape—compose shape .FIND标签中过虑器选择好。点选外框线。 最后选择DONE 可以完成操作。
9.
     文件中的所有线束看起来都是一个的大小，原因是（15.X版本）Setup-user preference  中。DISPLAY 中的nolinewidth  被勾选上。只需去掉勾选即可。
10
8 _5 s/ `4 t$ u) F$ Vorcad，原理图库的中管脚名称不能重复。（电源管脚除外）设置成电源管脚时，只需将管脚属性设置成POWER.
% v0 Y7 @8 @8 y) yAllegro设计PCB经验      
1、 做元器件封装时,没有电气连接的焊盘,定义pin number 应该为多少?
- a! D1 b( l: z1 j答：放焊盘时，应该选择 Mechanical  

4 |$ @1 V" I0 Z2、 在allegro中,如何加泪滴？  

" K  [0 G  n/ A: N答：
* _$ A, e$ V8 y/ o; k5 D1.要先打开所有的走线层，执行命令route->gloss->parameters..,出现对话框，点选pad and T connection fillet，再点其左边的方格，点选circular pads,pins,vias,T connections./OK/GLOSS即可。
7 W; z* W. F7 \' n2.route->gloss-> add fillet
8 q. s6 M. S/ J# }2 }/ V- p/ q
注: 无论加泪滴还是删掉泪滴，一定要先打开所有的走线层，否则，没打开的走线层就不会有执行
  z# Y; j% }9 e( ~& ~& A6 O7 z* F& z3、（1）尺寸标注最好用1x0.3大小的箭头, 设置为：
" A5 J3 U% }2 C# b, karrow -> 3point  
  P- N/ m) ?2 E, i1 J) \# ahead length：1.0  
head width：0.3
8 q7 ^. [, f7 p0 W2 W- ~（2）尺寸标注文本设置为：Text block: 3
  j2 o; s6 x+ g" a  [! v, ?* `! P
4、 问：Allegro层的切换用什么快捷键呀?
用" -"" +" 号切换!
7 P7 v  H+ Y7 c) D5、 如何实现线框的 COPY? 做元器件封装时,有没有办法把 Package Geometry -> silkscreen_top 的线 COPY 到 Package Geometry -> Assembly_top ?
4 ]- y: U2 H+ b( B: q选copy，点中silkscreen 线框，把复制的线框拖离原线框，然后再change到assembly，把assembly线框mov回原线框位置，完成复制。
& N) \2 p3 k+ \: Q6、 Display_Top层、Assemble_Top层 和 Silkscreen_Top层 有什么区别？
7、 做元器件封装时,焊盘能不能更换?不是删除再放. 比如：smd91x17.pad 换成 smd91x16b.pad。
   →  
  o( X  \" D/ B( O) a然后点击 Replace 。
8、 差分线、蛇型线、等长线这三类线如何设置?又是如何画出来的?
9、 盲孔（Blind vias）是将几层内部PCB与表面PCB连接，不须穿透整个板子，埋孔（Buried vias）则只连接内部的PCB。
10、能否只关闭覆铜而保留走线（etch）？
: Y: a: p2 y0 ?6 _* T5 g8 i: ^0 w可以！点SETUP 菜单 下的 Uers Preference…(参数设置) 选项，选择右边 SHAPE选项 把 no_shape_filt 勾上。
11、做元件怎么改放好的焊盘编号?
打开Pin_Number层，用Edit-->Text来修改。
12、怎样在allegro里把PCB板整个旋转90度呢？  

. R: b8 W6 m' e. }* B/ S% m选中MOVE命令（在Options下面的Point选择User Pick，在Find里勾上所有你要的）  
4 }+ Z! _) O! Q7 _% b右击选中Temp Group  
选中整个板子（也可选择你需要的一部分或几部分）  
右击选中Complete  
点击一点作为User Pick  
右击选中Rotate  
$ B& G! k, ^& n8 M/ m# v8 G; C/ K

就可以旋转了
. z0 @5 ~6 w% T4 `7 s4 h13、在Allegro中,如何设置不同网络有不同的颜色?
: K0 O7 G9 H3 F; P: M2 bhilight---在旁边控制栏里面的options选颜色，在finder里面勾net，输入要高亮的网络名，或直接点网络飞线。
1 ^% d  U/ }- _" i14、对整修原理图重新编号
  m- a- H1 S* p0 R7 {0 H6 M7 xTools – Annotate …
: }$ t- a' s. z  O- f15、怎么把一个元件分成两部分画? Capture绘制元件库时，怎么分成part1、part2?
点选菜单View下面的Next part就可以了！
在新建库下面有个package type选项.  
homogeneous:同类的.  
1 m1 y: E. Y% Bheterogeneous:不同类的,异类的.  
若你想做两个相同的PART,则选择第一项,同时将parts per PKG.改为2,即可. 若你想做两个不同的PART,则选择第二项,同时将parts per PKG.改为2,即可.
1 ^- Q3 a7 V4 M# `. {7 V0 z" {5 [16、在原理图中画好的器件,现在在库中修改了,怎么才能把它在原理图中更新(不通过删除原来的器件,重新放置) ?
17、在allegro中,如何锁定元器件?
/ I; J( c# c8 q" y& `4 N- R9 L点击选择要锁定的元器件。
; d' I- F) B% E1 E' B5 Y18、allegro中,在关了网络飞线的情况下,移动元器件时,能否显示网络飞线?

只要这两个都不打勾，本来显示了飞线， 然后，移动时是可以显示飞线的
19、装配层assembly与丝印层silkscreen都要放置元件序号吗？
IC元件必須在裝配面(Assembly)及丝印SilkScreen面製作Reference Designators（RefDes），选择“Layout”——“Labels”——“RefDes”便可以在options中设置了，Assembly之RefDes放在元件內，Silkscreen之RefDes放在元件外。

问:铺铜部分有没有单独的显示设置.我想把铺铜关隐了.
* G" e! ]7 S  n. b; L0 V答: 可以只显示轮廓吧   setup----user--------- pre........SHApe------- display_fill  勾选 no shape_fill这样铺铜只显示轮廓
( X0 k* E9 X% S% b% Z$ Z* F. o% ~
' h: t# o& _# M. W% F3 y  y
ALLEGRO  拼板

可能不是叫拼版，只是叫合并。不过我觉得效果是一样的。
4 v7 f- x: e* M2 ^" b
把一块pcb与另一块pcb合并的方法（net 还在）
- Z  O7 {. e: H/ I- w% e  M' H5 Z1，打开pcb1，在tools选择create module，然后选中整个pcb，在命令行里输入pick origin。生成*.mdd文件，放在pcb2的目录下
2，打开pcb2，在place选择manually，在advancedsetting内勾上library。在placement list上的module definitions会出现刚才生成的*.mdd文件
: N; b3 @$ [5 q; e. W
/ U4 {! P3 W) {: m% |6 ]0 q
; W2 s3 E/ U- P1 j$ V* dALLEGRO使用（V16.2）-DRC错误代码对照
, }. E; O- a4 P5 d- V6 _7 y7 p
" p5 _, _- L- |% l9 ~
9 q/ H, I  r3 A

# q6 }" V6 \. [" \8 [代码         
; P% S( I( O/ m相关对象         
说明
2 Q4 i5 W# \. _1 ?+ F
! P+ @7 |+ S. y9 J( O单一字符代码
% t8 O! `' i, u
! B  T- Q0 d. V0 hL         
Line         
走线
) D3 a' E: d9 ?  M! H
, B4 M( l% G* L8 K4 Z5 uP         
Pin         
: o7 I* g$ \; l$ A# H元件脚

) U, v/ X* _/ Z0 t3 g' Z, n3 m+ Y# v& wV         
Via         
贯穿孔
" f" |: ?- ?, E: {: F
K         
Keep in/out         
3 S; ^! ?, L' C4 |3 \: T3 m0 u允许区域/禁止区域

C         
Component         
元件层级
: o3 {% N! D* I+ z$ c
E         
6 Q1 k1 \1 m! A" w+ q$ v  GElectrical Constraint         
8 \) Z+ g: Z8 u2 q9 a电气约束
5 L0 ~: h- C2 X
* W, {% r! X1 M& XJ         
  m+ n9 f/ |7 p* @$ u4 A7 C) mT-Junction         
5 k) S) D7 ~% m+ X5 z* V, h" C: k/ i呈现T形的走线
0 t5 ?9 ~, {3 B; g4 D. a+ C
I         
Island Form         
被Pin或Via围成的负片孤铜

错误代码前置码说明               
% E9 P* [' ]  D' q
W         
) G5 Q" Y/ l! ]# I* F3 P/ {# D6 ?Wire         
与走线相关的错误
3 H7 G0 w" q0 o+ Y0 B- u, r* ?/ o
) M3 [% B6 `# h0 s8 r* F/ FD         
Design         
与整个电路板相关的错误

! c4 K2 s  d; ?/ p6 |M         
Soldemask         
" X/ n8 g- x* }9 l与防焊层相关的错误

错误代码后置码说明               
7 r* O& k4 C* @
S         
Shape/Stub         
6 r% `) i4 y9 t  K( C8 \4 m& P与走线层的Shape或分支相关的错误
( _' L: L% B  R2 e" o8 n! L% g& T  r
N         
Not
Allowed         
& g1 c; I( Q( q0 j1 A与不允许的设置相关的错误
/ u. L0 d9 a' C# G8 V2 m+ k
7 }" y! v  c' o# k* H7 r, dW         
# p( P7 a; w3 T) T! `) p' R9 D1 lWidth         
与宽度相关的错误
& d4 J0 z( A: G" j  v
双字符错误代码               
& R& y+ q5 O; b: F$ r
BB         
5 q$ i$ I. n6 w9 }& Z6 ABondpad to Bondpad         
Bondpad之间的错误
5 X) A6 t/ `8 B0 o. |& Q
BL         
Bondpad to Line         
: |3 f3 L3 ^* x, ^/ x6 ?# Q3 {Bondpad与Line之间的错误

( T7 m7 q4 D( ]/ FBS         
6 Z, n8 [) h" S: S# o( mBondpad to Shape         
1 n; n. Y! X; m6 u9 IBondpad与Shape 之间的错误
5 w% A) c$ R# i$ K; F) D# i
CC         
0 j( _9 f9 _$ L' m* IPackage to Package         
Package之间的 Spacing 错误
+ {, P% h2 t. ~5 S
Symbol Soldermask to Symbol         
* p% Q4 \7 G! x2 t, QSoldermask零件防焊层之间的Spacing 错误

DF         
/ ^2 ^2 p8 d# n. ]Differential Pair Length Tolerance         
差分对走线的长度误差过长

3 g: H# q* l: C6 C6 |4 n, ?Differential Pair Primary Max Separation         
( x2 D5 _2 ?" S3 O% `5 L7 Q差分对走线的主要距离太大

8 O7 Q1 g- d" Z" f, S/ VDifferential Pair Secondary Max Separation         
差分对走线的次要距离太大
( \! a0 }* v# ^/ ]& M& r1 l. P
Differential Pair Secondary Max Length         
差分对走线的次要距离长度过长

DI         
Design Constraint Negative Plane Island         
负片孤铜的错误
8 M7 S5 y( S; x. g. P
ED         
8 H/ m5 S1 _" J7 E: Q4 [Propagation-Delay         
走线的长度错误
8 y, t1 m6 e' G. N9 T% `
Relative-Propagation-Delay         
" ?1 ?8 u7 A/ D( z6 V3 N( |- ^' t# a走线的等长错误
8 n) Y% V0 G- h- Z
EL         
# M3 C& r3 E, ~, e1 C9 Z3 q# U( hMax Exposed Length         
走线在外层（TOP&BOTTOM）的长度过长

EP         
$ {, {; k: l5 f  w" ]Max Net Parallelism Length-Distance Pair         
( j& E& ~, B' z) ~- Q& K# \/ N已超过Net之间的平行长度

' W) ^: F3 h+ w" pES         
) Y& P7 \  a7 B/ g' C0 g" i. MMax Stub Length         
/ m. x0 i) B5 w  ?+ ^走线的分支过长

ET         
Electrical Topology         
走线连接方式的错误
9 L# A  N  ?4 u! F. d
& ~, c( J- x& X" r, R: ?EV         
' g# A7 I! x2 w/ C, xMax Via Count         
( u3 P( O3 `+ s  N6 _已超过走线使用的VIA的最大数目

: @/ O# q# x9 [1 vEX         
9 l0 T5 S! q- F, p7 PMax Crosstalk         
已超过Crosstalk值

" O# a0 c6 x$ }, U$ R! QMax Peak Crosstalk         
已超过Peak Crosstalk值
3 a' s9 c( m, N! ~5 ~
HH         
Hold to Hold Spacing         
: ~* Y( r: G3 }% C0 O! Y# d钻孔之间的距离太近
6 M" p% {: P/ t9 R% I2 r  p4 s
HW         
8 q# I* T' b# j* x) nDiagonal Wire to Hold Spacing         
" H. E, l, e3 f( z斜线与钻孔之间的距离太近
* j, X5 x* w, [" M4 W' @0 i; M
Hold to Orthogonal Wire Spacing         
: U: d. ?6 F/ F. l钻孔与垂直/水平线之间的距离太近

) h5 {- n% ^+ z: |IM         
: _6 e" M9 C  E% }( kImpedance Constraint         
走线的阻抗值错误

JN         
/ m! i' _; U4 }  {4 A2 @T Junction Not Allowed         
走线呈T形的错误
8 ]0 ?8 o4 _4 R' ~& v
8 d: V# @; z/ [9 JKB         
( V# |; \2 D; y5 _, U! @" P" }% N1 [Route Keepin  
7 M  F+ u( d- C9 jto Bondpad         
2 _! U( G& z( O3 dBondpad在Keepin之外
. I8 }6 f5 _- M! ~/ u
  m9 l2 c" [7 u! W" ~Route keepout
3 k+ y2 d* M0 _2 V8 u# J! T) Yto Bondpad         
Bondpad在keepout之内

; }7 @6 v7 g- N2 e+ X) WVia Keepout
. R% J9 K5 ^: L2 Y; c( qto
Bondpad         
Bondpad在Via Keepout之内
# R& g( X, v3 H% }* W: _6 n& ^
' A$ x- n) B3 L5 _6 @  C6 e2 HKC         
Package to Place Keepin Spacing         
元件在Place Keepin之外
! J+ O9 n4 ~1 N+ s) v) d
* ], G& l/ w( T7 m; v/ GPackage to Place Keepout Spacing         
5 d3 s: n) V# R! K3 q* c元件在Place Keepout之内
1 L, W& n0 @; n2 J
KL         
9 T/ M, X9 Y! E) VLine to Route Keepin Spacing         
走线在Route Keepin之外
5 g- Q5 a' q+ W
0 J0 M- h1 U2 i% V- E" z) iLine to Route Keepout Spacing         
# n3 ^9 k+ F- d/ F3 P5 l1 i, K& b走线在Route Keepout之内
: ]& B1 M$ z+ B
/ ~5 B8 J9 E8 @- wKS         
Shape to Route Keepin Spacing         
+ h: u! o, C5 P5 i2 x( t/ ]Shape在Route Keepin之外

Shape to Route Keepout Spacing         
Shape在Route Keepout之内
" P/ h* d9 m8 F1 S4 Z
* [" M1 @+ H+ a& I: }* Z  z( J0 sKV         
BBVia to Route Keepin Spacing         
BBVia在Route Keepin之外
5 i& X! }  U. @$ c7 c' y) ^$ r7 `
: v, M$ O4 G; |BBVia to Route Keepout Spacing         
( ^( \- y7 S8 z" f, h0 N; ~BBVia在Route Keepout之内

BBVia to Via Keepout Spacing         
. d& Y3 n5 T" j8 h: CBBVia在Via Keepout之内
5 a7 Y7 b7 r7 l' f5 u" E0 ]4 L
Test Via to Route Keepin Spacing         
Test Via在Route Keepin之外
4 W1 }: b8 H! u
4 G8 @1 W4 o. u( {3 \: k0 ZTest Via to Route Keepout Spacing         
8 C' k) C! Q: ~4 ^4 ATest Via在Route Keepout之内
  y# s0 F# L- Z9 o% z5 P* ^' y
2 k$ r& ^3 w7 o3 n( ETest Via to Via Keepout Spacing         
Test Via在Via Keepout之内
' J0 s! @6 h0 X$ e& d1 E
Through Via to Route Keepin Spacing         
Through Via在Route Keepin之外

Through Via to Route Keepout Spacing         
Through Via在Route Keepout之内
# |& P2 U* h9 M& c4 Q$ P
3 {4 u5 r( ]0 r! }6 t8 ^Through Via to Via Keepout Spacing         
8 M0 E4 p1 G: Y7 X8 {+ Z9 PThrough Via在Via Keepout之内

: X8 d$ x4 i" }' x; d0 u. Y9 JLB         
2 [+ I. K5 e! |$ w- C4 Q% YMin Self Crossing Loopback Length         
9 ~9 ^6 H$ F- E9 m$ P无

LL         
Line to Line Spacing         
& c- U. z( v  D走线之间太近
/ J! n$ ^* @' [
& L& l( d3 m6 E% M) ^5 cLS         
, A3 @: D, A" ELine to Shape Spacing         
走线与Shape 太近
$ A. |: @0 J, Y- i& c+ n
  g1 T) _& x. S- r+ j! ?LW         
, ^: R# P6 ?0 [: `8 Q4 h8 mMin Line Width         
走线的宽度太细
/ p8 w, I% a( \. C6 q/ |! Z
Min Neck Width         
4 Q2 u# l/ T1 R+ z$ O5 K/ \/ C# t8 Z走线变细的宽度太细

MA         
4 b  p" q/ F7 K4 [9 C; v
& D+ x% M& B) G. J  u6 p# ?- `  g- rSoldermask Alignment Error Pad         
: d  @) ?- x5 i" g* C' G8 m% Q# x7 RSoldermask Tolerance太小
; G. ^- g3 y5 A! w
% _7 K; N; k& k/ u8 FMC         
  l$ t$ ]/ g# }Pin/Via Soldermask to Symbol Soldermask         
' C% Q7 ^# a& \$ _5 L9 LPad与Symbol Soldermask之间的错误
; ]7 n+ a2 A7 |. U: E# D- n) q+ `
" k# d7 r3 S3 T6 Q& u- h& @MM         
Pin/Via Soldermask to Pin/Via Soldermask         
Pad  
Soldermask之间的错误
% J7 T- u0 M# P
1 W8 _' w9 ^* d( i% K+ FPB         
Pin to Bondpad         
Pin与Bondpad之间的错误

PL         
# r6 Q) B2 ~5 @4 O& a7 K* G, FLine to SMD Pin Spacing         
6 X: p& H/ \6 E& b- j" h走线与SMD元件脚太近
% X5 d* W) {7 M2 ~/ m+ N4 P4 V( @
$ p6 u4 n" v2 ~- @: b! v: sLine to Test Pin Spacing         
5 ?( L9 ?$ f1 M. X走线与Test元件脚太近

Line to Through Pin Spacing         
走线与Through元件脚太近
% J+ ]5 ?, s0 |) C( M
PP         
& ?: F6 q+ m5 E. v! v# dSMD Pin to SMD Pin Spacing         
$ v0 x- m/ d" B5 eSMD元件脚与SMD元件脚太近
% P! ^- m* |0 u' e/ p: |8 Y8 Y
SMD Pin to Test Pin Spacing         
SMD元件脚与Test元件脚太近

+ }1 v4 w4 k8 k! Y& P# }* e6 b) nTest Pin to Test Pin Spacing         
Test元件脚与Test元件脚太近
  j# ]3 _! s& V3 F; o* p
5 e$ ?5 H7 s) j1 }3 GTest Pin to Through Pin Spacing         
. O- c8 N& z% |7 J0 JTest元件脚与Through元件脚太近

4 Z8 z9 W. _7 N8 J3 u, z4 GThrough Pin to SMD Pin Spacing         
8 c+ l# v$ J7 g) e2 a% l' nThrough元件脚与SMD元件脚太近

4 g& U+ m; s( O! c% b8 a5 y" BThrough Pin to Through Pin Spacing         
: S1 y# ]/ O, JThrough元件脚与Through元件脚太近
6 n: G, z7 P1 b
PS         
$ x$ _' O: D9 e- w# `Shape to SMD Pin Spacing         
5 n. g) M5 t) d, s& O# \$ oShape与SMD元件脚太近

4 ^% Q# @, U4 j2 a0 nShape to Test Pin Spacing         
Shape与Test元件脚太近
$ N1 j7 H; o, W; B2 w
, q( }9 K7 K# gThrough Pin to Shape Spacing         
Through元件脚与Shape太近
  U& |8 W0 j/ u& f
# d/ @1 r2 m3 U7 }PV         
BBVia to SMD Pin Spacing         
BBVia与SMD元件脚太近
* \) Y3 G; Z* n) E+ c% b4 |- e
BBVia to Test Pin Spacing         
BBVia与Test元件脚太近

+ {3 V$ ]! {3 p. OBBVia to Through Pin Spacing         
BBVia 与Through元件脚太近
, j: y1 c& l( ~: D% ?$ G
+ }1 o+ _0 b5 kSMD Pin to Test Via Spacing         
+ T  h; U7 ?% QSMD Pin与Test Via太近
/ h/ i$ U- ^) F! |5 D! T$ O
+ m5 j8 G, F, Y0 fSMD Pin to Through Via Spacing         
SMD Pin与Through Via太近

$ H' n0 v4 `6 r: }9 h8 gTest Pin to Test Via Spacing         
Test Pin与Test Via太近

Test Pin to Through Via Spacing         
Test Pin与Through Via太近
' ]8 d1 n0 V8 I2 ~5 T! u( g
! }; x5 Q- g4 G+ E; j7 B6 bTest Via to Through Pin Spacing         
Test Via与Through Pin太近
2 W, W" V; o! k2 \
5 m/ {8 s' a9 `1 m7 [/ [Through Pin to Through Via Spacing         
6 q" s9 }" t. c7 q) g' X! o. lThrough Pin与Through Via太近

RC         
Package to Hard Room         
' p0 y" ~  v) q% T元件在其他的Room之内
) V2 ^8 N" r4 N& F) y
, m9 W- A; w* z% e/ q, Q" jRE         
0 |3 }$ ?) T  C9 w$ @* UMin Length Route End Segment at 135Degree         
无
, I% f9 C6 ^( i, K% Q& a
Min Length Route End Segment at 45/90Degree         
2 [0 O6 v2 c8 @$ w9 `) S无

# N5 {* N' S- w5 w, B
SB         
. S  i% F" Z0 O5 N" T( ^135Degree Turn to Adjacent Crossing Distance         
0 ?2 v6 W0 z5 v" X4 q  x无

' L  }# Y% W+ ?  ^2 {90Degree Turn to Adjacent Crossing Distance         
无
9 G3 c$ F9 f$ s: n! Y$ R2 Q9 L1 H
SL         
Min Length Wire Segment         
  o& ~: f2 L6 D7 M无

Min Length Single Segment Wire         
无
; E9 s: ~# W# J, C" p
3 r, ^! d4 T' y; S) W1 _- T" vSN         
- i: v- ?1 m! ]% X8 h( O! r& sAllow on Etch Subclass         
允许在走线层上
+ ~& @. j" L: P' E7 h
: X! _/ h) S4 z1 HSO         
: `; P4 b. c; Y) i  W) ^! bSegment Orientaion         
6 g- b! z: C: t. ]  D7 C' J无

6 j! Q! S0 C2 L& ]5 lBB         
Bondpad to Bondpad         
7 R  l( h8 e! O3 @$ aBondpad之间的错误

SS         
# F& t( ^# O) T7 z" Z: fShape to Shape         
2 C* G, f1 V$ A9 b2 q. E2 YShape之间的错误
2 j2 V& M" {$ g- A* A' I
TA         
; M% [+ C  L& Z) i9 LMax Turn Angle         
& D. j6 `, A# {% ?% |! C# ]0 C无

  D, T  ?; j- v7 V- DVB         
* J+ H3 p" B. ~- [: {2 r9 Z1 b/ WVia to Bondpad         
Via 与Bondpad之间的错误

/ Y8 D& ]2 Z0 x5 S: ]( pVG         
Max BB Via Stagger Distance         
同一段线的BB Via之间的距离太长

6 K) a' k. W5 n, g* e; n' OMin BB Via Gap         
BB Via之间太近

1 W' x+ v. C& G0 O: @' X" VMin BB Via Stagger Distance         
同一段线的BB Via之间的距离太近

Pad/Pad Direct Connect         
Pad 在另一个Pad 之上

6 Z7 ]& J/ C3 r  v9 C8 D% f/ BVL         
BB Via to Line Spacing         
" \0 B& a6 a: WBB Via与走线太近

Line to Through Via Spacing         
) Q8 r$ ~" N% T4 l  S% x走线与Through Via太近
: c; ~& W! \& I7 @2 Y
Line to Test Via Spacing         
走线与Test Via太近
# N) [4 A7 g6 o7 _: K2 }
: A9 ~2 s- C0 @" M. AVS         
BB Via to Shape Spacing         
BB Via与Shape太近

3 g; s5 ^" a7 I9 c% [4 YShape to Test Via Spacing         
  X$ R0 k3 P$ H7 M0 n) U5 mShape 与Test Via太近
, v$ q$ R6 v& J2 H8 w
Shape to Through Via Spacing         
' m' W/ H4 E6 l. P2 {Shape与Through Via太近
6 I4 i5 x7 b) ]2 A
# o; n# e+ r! |VV         
; f& M# J8 [0 b" t' A& j% h6 j5 {BB Via to BB Via
Spacing         
BB Via之间太近

, a( |1 @9 S# ]% F5 [' E8 f# dBB Via to Test Via Spacing         
BB Via与Test Via太近

9 O: W* ?% A+ Y  D- [BB Via to Through Via Spacing         
BB Via与Through Via太近

Test Via to Test Via Spacing         
' s0 ~7 W+ S7 |; t% Y8 @0 V( r5 X/ fTest Via之间太近

2 ^$ T1 @! [. q  JTest Via to Through Via Spacing         
3 _4 m2 O* D! lTest Via与Through Via太近

1 v3 ^5 ^8 Q9 u; e8 p! hThrough Via to Through Via Spacing         
+ f- `3 C3 J* p: GThrough Via之间太近

WA         
Min Bonding Wire Length         
% y2 a2 @, J0 c, \Bonding Wire 长度太短
" S$ d. U, _8 F& f4 ]. I
WE         
$ a6 G& a. J  s& }4 CMin End Segment Length         
, J- G; R. Q7 o  ?无

3 h; G2 Q6 S) mMin Length Wire End Segment at 135Degree         
9 ^" c' A- P' h! D5 R* S无

Min Length Wire End Segment at 45/90Degree         
5 b. s1 L1 V+ S无

WI         
' l1 m! ]4 N/ X0 a# o2 EMax Bonding Wire Length         
Bonding Wire 长度太长
/ v, K" D6 h; }1 e
3 E, p; r+ @, F! d, AWW         
1 L$ M' W( z8 r9 K+ qDiagonal Wire to Diagonal Wire Spacing         
' `# B6 E- O8 P; ]6 @斜线之间太近
" k8 a! n3 ^8 |& e1 {( M! I% }2 ^  X# d
Diagonal Wire to Orthogonal Wire Spacing         
斜线与垂直/水平线之间的距离太近

Orthogonal Wire to Orthogonal Wire Spacing         
  i1 k; h2 p, {, h垂直/水平线之间的距离太近

WX         
Max Number of Crossing         
无
, w  v! y+ |5 r' T- Q
+ O0 M- @/ D6 g0 T+ z+ Z; ]1 zMin Distance between Crossing         
$ }+ u; [) {- _  s) q% Q无
4 o# o! C) Q& @# n' K8 H' `
XB         
8 |1 y: U' f8 F$ {135 Degree Turn to Adjacent Crossing Distance         
无
+ g3 r5 k  v- d
) U5 x! r* T2 l) w% j. S  V( O7 C90 Degree Turn to Adjacent Crossing Distance         
4 f3 L0 U2 w' M  u( n无

XD         
Externally Determined Violation         
$ ~% U7 p% b" D0 |2 {' H; E无

* r, y# [4 V: G: iXS         
Crossing to Adjacent Segment Distances         
无


5 d7 g' K% E* _( ]
# H& ~' \& ]1 N) M  X
6 W5 I8 \0 U% E5 F7 q$ }/ g) b; j" o
/ m7 s( t( R9 H* G6 _2 }- w
  r9 {  N  S% W0 e1 o9 J6 s
. ?6 m5 R; I6 I% E0 X+ j2 G
$ t# e- g2 A* P4 K0 r# P2 qallegro布线完成后如何修改线宽
' l% z' z, v2 U- ^6 B5 z$ B一.如果要改变整个一条导线的宽度    1.在find栏里选择Cline
! H( |. G* `8 A" l;  2.在PCB中选择要改的导线，点击右键，选择Change Width    3.在对话框中输入你想要的线宽
/ B4 C* @+ X! |; z- w+ o3如果要改变整个导线中某一段导线的宽度   
1.在find栏里选择Cline Segs
2.在PCB中选择要改的导线，点击右键，选择Change   
3.在对话框中输入你想要的线宽
9 U- _6 @# N* _
2 P) f) D: s. ~edit\change，find栏里选上cline,options里有个linewidth在框框中输入你需要的线宽，然后点击需要修改的cline
edit\change，find栏里选上cline,options里有个linewidth在框框中输入你需要的线宽，然后点击需要修改的cline
+ i' w( l7 Z# P9 c
3 l8 B; j/ _5 p5 W
－＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝
CADENCE orcad:
+ O8 ]& c% z* W: M- U问题：   #2 Warning [ALG0016] Part Name "CAP _POL_CAPAE1030X1050N_35V/330U" is renamed to "CAP _POL_CAPAE1030X1050N_35V/33".

8 U5 L2 I/ {, K! S7 [[ _)`,]4hlx;W:F
解释1. 这个警告有时不可避免，allegro对相关的属性名称进行合并，超过一定数量的字符就截掉；在命名规范的前提下就不考虑这个警告了。z4aw\Qt!N无法根治.解释2 。这个#2 Warning [ALG0016] Part Name  
6TvuP!a 之类的错误在于你建立元件原理图的时候你的原件Value值太长了超过32个字符,从而使系统在进行命名规范的时候溢出,而出错,很简单的,只写关键元件名,比如   

改线宽的改字体宽  
3 H- M8 D! o! Y* d- l( s7 `
7 H' G) I4 F) N' B( p, l8 V# x在Allegro中如何更改字体和大小（丝印，位号等）
3 F' |' f* H  l& V: X  nAallegro 15.2:
# V5 G0 R0 ]8 t4 \# Dsetup->text sizes
* f4 y3 L% Z" I9 etext blk:字体编号
photo width: 配置线宽
+ c0 Z* O  f' X+ e3 I& I1 Fwidth,height:配置字体大小  
. X: Z4 X0 \! W" q# M+ G/ t- o改变字体大小：edit->change，然后在右边控制面板find tab里只选text（只改变字体）
/ M' T/ ]# T6 R7 L9 f1 {+ k然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。
5 {& l! B. z$ B1 Z9 N最后选你准备改变的TEXT。
框住要修改的所有TEXT可以批量修改
; o  K2 @$ U0 W% ^5 S1 d7 d
allegro 16.0: setup->design->parameter->text->setup text size
; Z$ O7 @6 Q! }( o- O- d. Rtext blk:字体编号
photo width: 配置线宽
* u$ e6 _! e/ x; c; J( J6 ~9 Ywidth,height:配置字体大小  
改变字体大小：
edit->change，然后在右边控制面板find tab里只选text（只改变字体）
然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。
9 z( p1 A6 ^5 b+ h+ j) tclass->ref des->new sub class->silkscreen_top
2 d0 X2 U: [, Z2 \最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改,
注意：
- C2 `% t' X) p6 ]如果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom
8 ]* d; `' w. y--------------------------------------------------------------------
在建封装的时候可以设定 :你可以在做做封装的时候就把线宽的值填上,也可不填,在出光绘时,在Undefined line width填上线宽的值.即可  


% ?" g$ m; [5 y! |  P/ T) B: @

7 U  z' }- M, A5 h－7．如果过孔不盖绿油，
2 p; O. e5 i5 j2 o1 p- k在出gerber时，via class/soldermask subclass　加进soldermask film就可以了
8 s% G& y3 ^4 f% y导出的gerber文件用CAM350导入,有SOLDERMASK层的地方就是不盖绿油的地方．

  h5 y- R1 q( x. P-6. CADENCE 特殊规则设置：
; K4 P4 q" L# W0 f思路：先设置一个规则x，再设置一个区域，该区域的规则采用规则x(通常也认为是为该规则分配一个约束x)
-5. 下面的解决方案适用于,多个零件同时围绕一个点旋转,而不是围绕各自的一点旋转.
3 Y8 @# L! |6 [/ p0 v+ p6 ]1.Edit->Move,在Options中Rotation的Point选User Pick,
6 {% P# `! J( Q! q- [- O; z2 再右键选Term Group,按住鼠标左键不放并拉一个框选中器件,多余的可用Ctrl+鼠标左键点击去掉.
3. 选好需整体旋转的器件后,右键complete.
; @9 i* l( s4 X$ X# y0 I. F& L( t4. 提示你Pick orgion,鼠标左键选旋转中心.
. T! S( P( U/ j6 g6 H  b& Z5 下面右键选rotate, 即可旋转了.
* r( D, ^6 g: I( Q$ s1 n
-4. 按原理图方式进行摆放元件。
) d6 C; a! X8 A0 Q- @# r' a/ g        ALLEGRO不支持按原理图方式摆放，但可用代替方式来进行，在capture中建立用户自己定义的属性。
; v# g# l6 z# Z1 h6 {- A3 UA. 在文件*.dsn中，选中一个page  。edit --browers ---parts    选择 OCCURENCES   ----OK    选中所有元件—— ETIT-- PROPERTIES------new ---弹出对话框 NAME: 输入PAGE  VALUE：输入1,   单击OK后，可以持到多出一个属性值 Page 1  
B. 单击OK关闭 BROWERS _SPREADSHEET对话框，关闭PARTS页。   
C. 重新创建工程网络表，以便把新加的属性加入到网络表中。注意生成网络列表的过程时，"create pcb Editro Netlis"  右边的SETUP  后，configure file 后边的EDIT，把PAGE=YES 加入到配置文件中，保存。再后，勾选“create or update PCB editor bord (NETREW)”   ALLOW USER DEFINED Prop 一定要色选上。 生成网络表，
- ~% ^" n0 L4 X. {. k, gD. allegro 导入网络表。注意导入时，勾选上CREATE USER-DEFINED PROPERTIES
8 q' J# l+ W1 Y- t& [+ oE. 导入后，PLACE ---PLACE by PROPERTY/VALUE.下拉，选择page及其它。   
  G: p! V& P5 J( X* @# C

% R6 i% z6 W3 K& I: o
( v$ `8 l" F! v1 _-3. ALLEGRO做元件封装（symbol)选用的焊盘不对，如何批量替换： tools--- padstack--- replace  （具体忘了，就在这个文件菜单下，还是注意OPTIONS选项） ALLEGRO好像所有操作都 得注意OPTIONS选项啊。
& }, Z! i6 Z5 n3 Y5 D7 S  O
* G* u& i) C9 U
' B+ M0 @1 {, Z5 Y' l( h-2. allegro在放置LINE时注意设置好线宽。（放好后修改的话，EDIT——CHANGE——options里设置好宽度——点先需要修改的LINE ）

-1.  ALLEGRO 测量工具单位的设置：MANUFACTUE— dimension/draft—parameters——选择测量工具单位
/ w. O0 Q- L6 O2 @并且可以设置校注的形状，字符大小等与标注相关的东西。
9 F5 W. w/ J3 Q$ y; h) q. @) O
0.  ALLEGRO 边框线（outline）的修改：EDIT --DELETE  选中要编辑的LINE  右键 CUT  把OUTINE 的线剪断，然后Edit  edit>vertex 移动顶点。 （NND.外框编辑太麻烦了。 总不能每次都DXF导入吧，谁有好招？？？）
' U$ B. S+ X) [  o# F3 R1.
display--color visibility ---弹出颜色设置对话框，在最上面选择“NET” 通常默认的为“LAYER” 即通常我们进行的各种层颜色设置。
- }3 W/ u6 L5 Z2 ]选 好自己想设置的颜色。----OK !
8 M- f# S- d- J* G: u
# z/ \* a6 ]# R6 f2.ALLEGRO 添加和删除泪滴
5 ?& f2 L& b; K1 `4 R; C# i5 O4 TROUTE----GLOSS----PARAMETERS...   选择“PAD AND T CONECTION FILLET”
8 W! f& c3 l# P4 I) L& L& s单击“PAD AND T CONECTION FILLET”前面的按钮，弹出具体的各种类型的泪滴设置， 添加和删除泪滴可在  GLOSS---ADD FILLET /DELETE FILLET 中进行。

- q$ |* N$ w. i6 l$ K! ?! o) z3.allegro 如何设置route keepin,package keepin
! H, N6 n" u; B; w: z如何根据自己导入的DXF文件做一个route keepin,package keepin图形的文件而不用自己手动画呢？
; C! S3 f' u5 f1 ]( b8 U     1.setup->area->route keepin,package keepin ->画框
2.edit ->z-copy->  options（标签）->package keepin,route keepin->offset->50->点击外框（即导入的DXF外形边框）  
) x9 b: C: m8 z6 _' k, L4.电源网络高亮介绍
不同的电源或者地网络高亮以不同的颜色，使该板的电源分布状态一目了然，便于布线和分割电源平面与地平面。其命令为：Display=>Hilight 或者点击工具栏图标“ ”，右边参数设置窗口如下：
% v7 [( {. u* b8 y. M( pOptions栏设置高亮的颜色
$ w: [& q" P# i3 D5.PCB检查
1. 板的外形尺寸是否和规划一致 2. 接口器件的布局是否到位  3. 退藕电容的布局是否合理  4 匹配电阻的布局是否合理   5 时钟模块的布局是否合理  6 复位电路的布局是否合理  7 MARK 点放置
! ]& R) a( A) y, ]0 H. z3 p- G1 m6.测量的命令   Display=>Measure或者工具栏
7.生成钻孔文件 选择菜单 Manufacture->NC->NC Parameters
8.输出artwork   在输出底片文件之前，需要确认一下动态铜的参数。
: a4 Y( s( Y& O$ ]* l                                     选择菜单 Shape->Global Dynamic
0 V- d) Q6 `) nParams 弹出Global Dynamic Parameters 对话框，
9. 对于两层板也可以使用EDIT --split plane 来进行铺铜。
首先用选 LINE  options 选择ANTI--ETCH 规划出各个电源网络，然后用edit _ split plane __create .........

zjt289198457

写的很详细，非常感谢！请问有没有在走线过程中类似于PADS的修改走线的快捷键操作啊？

xiaoyangren

很不错，收藏了，谢谢楼主分享。

TANGCHENGRUBY

  不错 谢谢楼主。

szhot

很好的操作方法啊

xidgli

不错啊

青虫

谢谢楼主的无私奉献，祝愿楼主身体健康，工作顺利

cxt668

如果做一个文档再加上图片就更好了，

fangxiaoyan

楼主有心，谢谢啦

ggbingjie

不错，对新手很有帮助

Kelly-小春

楼主好有心

石家伟

谢谢楼主了

elunlang2000

漂亮，收下了

cheng912894621

很好很强大{:soso_e113:}

Sisic

謝謝分享喔      

liuanty

不错，收藏了

liuanty

不错

alexhong_nuaa

谢谢楼主哦