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[仿真讨论] 关于Virtex5对DDR2的仿真问题,差分时钟怎么仿真?

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发表于 2012-12-19 11:16 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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FPGA控制DDR2,由于FPGA的时钟的管脚不支持DIFF_SSTL18,将FPGA提供给DDR2的时钟输出改成单端的,不知是否可以行通?请高手指教!6 u' h" }5 W$ e
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    [LV.3]偶尔看看II

    2#
    发表于 2012-12-20 09:19 | 只看该作者
    应该可以只要时钟频率够低200MHz左右。差分只是为了提高速率,增加抗干扰能力
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    [LV.3]偶尔看看II

    3#
    发表于 2012-12-20 09:20 | 只看该作者
    硬件设计方面要注意一下

    该用户从未签到

    4#
     楼主| 发表于 2012-12-24 09:14 | 只看该作者
    谢谢!

    该用户从未签到

    5#
    发表于 2012-12-24 18:19 | 只看该作者
    请教下你的FPGA模型是怎么弄的呢??

    该用户从未签到

    6#
    发表于 2012-12-26 17:14 | 只看该作者
    FPGA 只要电平标准一样就行了   差分电平和单根电平不一样的话看看能不能互相驱动,如果能互相驱动就改用单根电平的模型来做,  不能直接改差分的为差分的   
      ~6 N  C5 Y& S" A一句话  什么电平用什么模型

    该用户从未签到

    7#
     楼主| 发表于 2013-1-4 14:24 | 只看该作者
    twffwt 发表于 2012-12-24 18:19 $ ]# A$ |5 @, O/ y
    请教下你的FPGA模型是怎么弄的呢??

    - K+ b( n% N0 q2 _. R  {在官网上下载的,然后再根据自己的需要,修改一下就可以了。

    该用户从未签到

    8#
    发表于 2013-1-5 11:53 | 只看该作者
    yinning 发表于 2013-1-4 14:24 5 ?& Y+ u  o5 ~  q: g% ~
    在官网上下载的,然后再根据自己的需要,修改一下就可以了。
    5 j& p3 h. U7 l: I' y
    你试过用Quartus II产生的FPGA的IBIS模型吗??

    该用户从未签到

    9#
     楼主| 发表于 2013-1-8 15:54 | 只看该作者
    twffwt 发表于 2013-1-5 11:53 0 [/ j  m7 ~) K. s7 \( I7 |
    你试过用Quartus II产生的FPGA的IBIS模型吗??
    / A1 n6 g* @. Y
    没有

    该用户从未签到

    10#
    发表于 2013-1-10 09:30 | 只看该作者
    模型是有支持的: [) t+ f6 I3 K- |5 C1 O# ^
    ' e+ d+ k% ]4 w: b9 c! D8 Y

    + n' e# d9 z  M( c2 P( p0 j9 N+ z8 k! ^" V  b! W
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