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[仿真讨论] 关于Virtex5对DDR2的仿真问题,差分时钟怎么仿真?

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发表于 2012-12-19 11:16 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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FPGA控制DDR2,由于FPGA的时钟的管脚不支持DIFF_SSTL18,将FPGA提供给DDR2的时钟输出改成单端的,不知是否可以行通?请高手指教!
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    2#
    发表于 2012-12-20 09:19 | 只看该作者
    应该可以只要时钟频率够低200MHz左右。差分只是为了提高速率,增加抗干扰能力
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    [LV.3]偶尔看看II

    3#
    发表于 2012-12-20 09:20 | 只看该作者
    硬件设计方面要注意一下

    该用户从未签到

    4#
     楼主| 发表于 2012-12-24 09:14 | 只看该作者
    谢谢!

    该用户从未签到

    5#
    发表于 2012-12-24 18:19 | 只看该作者
    请教下你的FPGA模型是怎么弄的呢??

    该用户从未签到

    6#
    发表于 2012-12-26 17:14 | 只看该作者
    FPGA 只要电平标准一样就行了   差分电平和单根电平不一样的话看看能不能互相驱动,如果能互相驱动就改用单根电平的模型来做,  不能直接改差分的为差分的   
      E# X3 C$ J" A7 I; ^2 E一句话  什么电平用什么模型

    该用户从未签到

    7#
     楼主| 发表于 2013-1-4 14:24 | 只看该作者
    twffwt 发表于 2012-12-24 18:19 5 I+ e1 ~# {/ g) D5 {* E1 X4 G( s
    请教下你的FPGA模型是怎么弄的呢??

    " s9 c  ?4 n* d2 B/ ?- O+ S( x8 y在官网上下载的,然后再根据自己的需要,修改一下就可以了。

    该用户从未签到

    8#
    发表于 2013-1-5 11:53 | 只看该作者
    yinning 发表于 2013-1-4 14:24 * d" a* p7 e) `( T7 n# j
    在官网上下载的,然后再根据自己的需要,修改一下就可以了。
    $ T0 J: k, t8 u3 s- u5 k) O
    你试过用Quartus II产生的FPGA的IBIS模型吗??

    该用户从未签到

    9#
     楼主| 发表于 2013-1-8 15:54 | 只看该作者
    twffwt 发表于 2013-1-5 11:53 $ d# A; X: s! f
    你试过用Quartus II产生的FPGA的IBIS模型吗??

    ; b0 v; V# [- l8 f# r3 X) Y没有

    该用户从未签到

    10#
    发表于 2013-1-10 09:30 | 只看该作者
    模型是有支持的
    ' ^" `, F9 M* i9 \( s
    ! G3 e$ |- o4 Q- V( W7 @/ G5 V
    8 N) Y* p% T, A& r( Z! ]7 \# k9 F0 K9 c# V5 f7 B! B3 m2 G$ _1 f
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