设等长遇到问题

Csec

wumeng1217 发表于 2013-1-11 11:33
3 g$ c$ U/ }0 t. d唉，实在不行你就控制好你的走线方式了，先连到DDR，那样基本没什么误差，你等长控制严格点。
按理那样是应 ...

https://www.eda365.com/thread-52346-1-1.，希望可以帮到你

jackbg

根據看過的LAYOUT GUIDE，
. p7 L  H+ X/ e/ G等長是不會包含FBGA到排阻這一段線(只算CPU到DDR的長度)，
* W3 a& ?6 E( C- X  A8 O# l" y! A不過FBGA到排組那一段線通常會有個限制長度(不能超過多長)。

" y- G0 E6 n, F; h8 b- U+ k6 Q8 Y若真的要算進去的話，可用PIN PAIR的方式處理。

suicide915

Csec 发表于 2013-1-11 11:45
https://www.eda365.com/thread-52346-1-1.，希望可以帮到你

; K0 N& J/ [+ P! C' o谢谢 这个打不开唉

suicide915

wumeng1217 发表于 2013-1-11 11:33
( ?+ _; i" f6 r8 M唉，实在不行你就控制好你的走线方式了，先连到DDR，那样基本没什么误差，你等长控制严格点。
按理那样是应 ...

* t/ e! C1 l, a) `3 E0 Q
5 E# S" Y% ]) s) J拓扑是这样的 要怎样设置？

Csec

suicide915 发表于 2013-1-11 13:09
0 S  R% B! d. C' M# p$ w8 c, x谢谢 这个打不开唉

8 c0 }7 t) _! R- m- Z+ n  Y' P看下这个！

wumeng1217

20楼正解

幸福万岁

在allgero里面只要是芯片到芯片当中有端接 给个模型就会变成x_net

cvntao

suicide915 发表于 2013-1-10 14:24
俺们老大说要加进去

上拉不用加进去算等长，上拉只需要控制在大概500mil内就行

Jfjandyj

那你分段等长哦。。先是FPGA到DDR再是ddr到排组哦

procomm1722

排阻的另一端如果是接 DC 電源 , Xnet 是不可能建立的.
5 x0 m( [# w0 a+ u你的那個老大真的該抓出來槍斃. 根本不懂電路.