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[仿真讨论] [求助]地平面分割问题

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1#
发表于 2013-1-29 15:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 zebar 于 2013-1-29 15:20 编辑 - }' `3 ~) z9 ^9 m, b2 I8 O
8 ]+ T5 v7 L. V% `! C1 Z' F; t
一块CPCI板,上面有功耗8W的处理器,四片DDR3,两个功耗各6W的FPGA,1片1Gsps ADC,1片2Gsps DAC,1路本地时钟PLL(出2GHz和1GHz差分时钟)。% n; W" G: z' k4 N" d  c
数字电源用CPCI 3.3V,再DC-DC;模拟电源用CPCI 5V,LDO。  k9 B( i" z# z) o9 a' S% D
有两种地平面处理方法:
% a/ f4 r+ Q6 y9 I1. 不分割,全一个地' |& a3 q( d0 d6 m
2. 分割成两个地。
4 Y: X6 {- K5 I# P% F5 r请问这如何处理?若是分割,模拟地应该从什么地方切开?) E1 m. S( J) ?: ]7 A3 X# t( h
能否通过仿真来在设计阶段就找到好的处理方案?是PI分析吗?

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2#
发表于 2013-1-29 15:27 | 只看该作者
1、当然要分割……模拟地平面上方的都是模拟器件和模拟信号线,数字地平面上方的都是数字器件和数字信号线
7 T8 G$ J" ?- A3 W; ?9 \2、如果要PI仿真的话,最好参考Siwave和Sigrity这两个的仿真

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3#
 楼主| 发表于 2013-1-29 15:32 | 只看该作者
本帖最后由 zebar 于 2013-1-29 15:33 编辑 " Y$ O3 U- i8 N6 N4 G$ E

, y* ]' ~2 a. @$ I若分割,分割点在哪里合适?
+ x  A, \9 z# {! `; OAD、DA、时钟都是差分线,考虑SI的话,就得从器件的底部就开始分割了,可这样就带来其他好多问题。
# b, J5 I4 q2 g% @5 l3 u) e( [还有就是地的连接点放在什么地方?
  • TA的每日心情
    郁闷
    2025-4-28 15:02
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    [LV.3]偶尔看看II

    4#
    发表于 2013-1-29 15:33 | 只看该作者
    不分割也没问题的,只要信号路径清晰是没有问题的。

    该用户从未签到

    5#
    发表于 2013-1-29 15:40 | 只看该作者
    zebar 发表于 2013-1-29 15:32 9 h, c& l: [; }% K# e/ w8 ~0 {
    若分割,分割点在哪里合适?1 ?$ Q# @/ J' h" H
    AD、DA、时钟都是差分线,考虑SI的话,就得从器件的底部就开始分割了,可这样 ...

    & Z) [& h' }: L5 i) r& z在AD、DA下面分的。在器件下面分地不会产生SI问题(你应该是说最小回流路径问题,但是在做SI仿真的时候,我们只考虑驱动端到接收端。至于芯片驱动端的信号是由数字还是模拟信号还是射频信号而得来,都和驱动端没有关系。这就是数字信号的信号再生的概念)

    该用户从未签到

    6#
    发表于 2013-1-29 15:42 | 只看该作者
    willyeing 发表于 2013-1-29 15:33
    ! x6 }/ V3 G* @不分割也没问题的,只要信号路径清晰是没有问题的。
    : b: H* d/ {, W  O
    你所说的其实就是数字和模拟分开,信号线、器件不交叉吧?

    该用户从未签到

    7#
     楼主| 发表于 2013-1-29 15:49 | 只看该作者
    eeicciee 发表于 2013-1-29 15:42 * s" f* z3 t% H5 w
    你所说的其实就是数字和模拟分开,信号线、器件不交叉吧?
    & w6 z# m( b) L  v5 u
    用PI/SI工具能在前期设计时对分割/全平面两种做出量化分析吗?

    该用户从未签到

    8#
    发表于 2013-1-29 15:54 | 只看该作者
    这个我就不知道了,要有专门的SI/PI工程师才知道。数字我的知道一点,模拟的我一点都不清楚啊。
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