Layout工程师的出路在哪？

liushaowanwan

要达到JIMMY那高度，很难吧

03501237

死路一条

15818550922

看来只能死路一条了

ychhj

找个富婆包养吧。不然想不出来，有啥出路了。

DIY民工

这叫我刚上路的新手情何以堪啊:'(

djxf

Layout很重要，我自己就是从基带-->射频-->PCB的，虽然不是专业画板子，但始终觉得良好的PCB设计是产品稳定可靠的保证。给你一个原理图，理论上可以有无穷多的布局布线选择，但如何取舍就是体现能力的地方了，这就需要必要的理论和实践积累。另外，顺便提一句，我这几天浏览论坛（当然都是蜻蜓点水一扫而过的），发现对晶体/crystal的走线处理可能存在误区，在此抛砖引玉，欢迎拍砖或讨论：晶体的焊盘乃至器件下方的至少一到二层将铜皮割掉无疑是有道理的，因为晶体的稳定工作依赖于很多方面，其中一个就是环路电容要与其负载电容相匹配，割掉焊盘下的铜皮有助于减小寄生电容，便于环路电容的调整。但我也看到，有人说晶体的两条走线要走成差分或者准差分，这个观点我个人觉得是错误的（虽然我5年前也曾经这么认为），这两条线不仅不能走成差分，而且应该尽量避免相互靠近，我看不到走成差分的理由在哪里？这两个信号一个是激励信号一个是时钟输出信号，尽力避免耦合才是合理的。我有印象在哪里看到过高通有篇文档也说到了这个问题。

1570424683@qq.c

那么多人说死路一条，作为新手的我们如何是好？

jimmy

分享成功经验：pcb设计师职业规划与思考
https://www.eda365.com/thread-97161-1-1.html

fallen

djxf 发表于 2014-6-3 19:38
# r+ a5 a. a/ Y5 r5 a# U1 SLayout很重要，我自己就是从基带-->射频-->PCB的，虽然不是专业画板子，但始终觉得良好的PCB设计是产品稳定 ...

"晶体的焊盘乃至器件下方的至少一到二层将铜皮割掉无疑是有道理的，因为晶体的稳定工作依赖于很多方面，其中一个就是环路电容要与其负载电容相匹配，割掉焊盘下的铜皮有助于减小寄生电容，便于环路电容的调整."
这一点不太明白，你说的是哪个铜皮割掉？晶体焊盘的TOP层割掉？另外你说的环路电容与负载电容相匹配是什么意思？我们常用的设计是：假设晶体的负载电容CL，接在晶体两个脚上到GND的电容为C1和C2，为了方便计算取C1=C2，那么CL=(C1/2)+3-5PF(IC管脚的输入电容+PCB的杂散电容)，那么你说的环路电容是什么？
1 u, s+ a- T# K7 r1 q1 Y
另外一点，我们晶体的走线都是成差分走的，我也不明白为什么要这样走，只是看到很多人都这样走。

djxf

1 J) K9 r/ J' X; @$ I
      我说的”环路电容“就是你这个公式表达的：(C1/2)+3-5pF，C1/2是因为这两个电容在谐振回路中实际是串联关系，3~5pF（与板材、走线、IC引脚等有关，假设为几个pF吧）是走线和管脚的寄生电容；
8 }+ g+ b1 P/ A, q/ J0 [! G2 t6 z      晶体的走线应该尽量避免走差分，我不知道最初这个观点（晶体信号走差分）是谁提出来的，但根据我现在的认知，这个做法肯定是有问题的。
      我也翻出了前面提到的高通文档，里面有关于crystal或VCTCXO的布局布线建议，请参考图片所示（如果需要参考此文档，可留下QQ，我传给你）。

djxf

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另外，我说的割掉XO下面的铜皮，其实主要是XO信号管脚下方相邻层的地铜，否则可能使得两个管脚的寄生电容太大，导致无法通过调整外接的电容来匹配负载电容。我一般嫌麻烦，所以直接将整个XO下方的表层和相邻层地铜都割掉。割掉铜皮还有个原因，就是防止热量通过地铜传过来，导致XO频率漂移（晶体对热是比较敏感的）。

fallen

djxf 发表于 2014-6-4 18:17
8 O! q9 p# i8 P" ~! a7 A/ c$ {我说的”环路电容“就是你这个公式表达的：(C1/2)+3-5pF，C1/2是因为这两个电容在谐振回路中实际是串 ...

我明白你的意思了，你的意思是把晶体下方的COPPER去掉，主要是为了那3-5pf的杂散电容。可是我在想，对于COPPER引起的杂散电容应该是微乎其微的吧。我的QQ是695305669，把你的资料多发点给我，