hyperlynx仿DDRx模块问题

eda-chen

大家好：
     请问个问题：我用DDRX模块仿DDR3的时候，写数据出波形是没问题的，但是读数据的时候报：missing driver model错误，请问什么原因？？？现在怀疑是ddr3的IBIS的模型端口需要修改，但是不知道怎么弄，求指教。

eda-chen

lyoyqs 发表于 2013-9-22 19:52
3 C; @, X/ g, I: P2 l) i8 _楼主出个教程呗

, Y1 D! T. {3 V( q没时间啊，忙的很,呵呵
上次那个问题是IO模型选错了

jerryzhang0220

LZ，请问DDR3读仿真的数据是怎样的呢？我刚自己摸索弄了一个DDR3 800的仿真结果，读的时序的建立保持时间和写的基本是一样的，这是怎么回事，显示的是PASS，可是不明白究竟是不是对的？按理读的TDQSQ应该小于200ps, Tqh应该大于950ps，可是仿真结果读写在一个数据表格里，反应的是Tds/Tdh，而且数量都是580到620ps,这个怎么理解呢，仿真结果自动将读操作DQS的相位作了1/2的BIT位偏移？

hhit2009

这个模块的时序仿真准不准啊？如果时序通过是不是就确定时序上是没有问题的了？因为我走的不是等长线，虽说通过了，还是担心啊，上次走的都是等长线，仿真之后我的只有单调性没有过，不知道是不是可以忽略？麻烦你指点一下我的配置流程，谢谢！file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image024.jpg

qingdalj

没遇到过，你的IBIS model是哪里来的？编辑过吗？
+ Z, L2 {- A8 J; u$ g& [

eda-chen

qingdalj 发表于 2013-7-22 21:35
没遇到过，你的IBIS model是哪里来的？编辑过吗？

hello,已经解决了

cwfang

你有看过最后生成的报告吗？

lyoyqs

楼主出个教程呗

hhit2009

刚才附件有问题 重新传

hhit2009

为什么我的所有的读都报下面的警告？说我的数据选通管脚电平有问题。Voltage of data waveform is in an undetermined logic state when its strobe waveform crosses Vref! (neither low nor high)

eda-chen

hhit2009 发表于 2013-9-27 10:29
为什么我的所有的读都报下面的警告？说我的数据选通管脚电平有问题。Voltage of data waveform is in an un ...

/ r! g8 u# m4 S9 V注意管脚模型方向

hhit2009

eda-chen 发表于 2013-10-8 21:02
9 d6 U; R7 c) S, l! C* L注意管脚模型方向

谢谢！模型里没有给出VIL和VIH，它默认为VIH=2V了，所以出问题了，添加上就可以了，我仿真后Clock和Address/command信号时序报告DDR_report_address_allcases_Typ.xls中没有内容，请问是什么原因，谢谢！

hhit2009

eda-chen 发表于 2013-10-8 21:02
3 I- d1 N# I3 b, _) Y. R注意管脚模型方向

4 a6 c9 a6 n$ d% N好像是因为我controler 的时钟线模型里没有定义为差分输出，看来要自己添加了？

hhit2009

我添加完差分对就可以了。

hhit2009

eda-chen 发表于 2013-10-8 21:02
注意管脚模型方向

做这个仿真时时序模型你是用的默认的还是自己做的？默认的有问题吗？

eda-chen

用默认的，我觉得像DDR3这种器件咱们去关心它的时序貌似没意义么，跑跑拓扑、搞搞匹配方案，布线长度按照规范来，也就这些么。