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在数字电路中,是否是高频电路取决于信号的上升沿和下降沿,而不是信号的频率。7 o* [+ J; t9 ^
公式:F2 =1/(Tr×π),Tr为信号的上升/下降延时间。 F2 > 100MHz,就应该按照高频电路进行考虑,下列情况必须按高频规则进行设计
$ V% ?' _# }0 s5 L/ l –系统时钟频率超过50MHz# u$ M* Z( i- P
–采用了上升/下降时间少于5ns的器件% y' O% K7 a! G1 l3 I* e
–数字/模拟混合电路; E, \: P3 W7 M% g6 L) }- b! Y$ ~
逻辑器件的上升/下降时间和布线长度限制上升/下 主要谐波频谱分布 最大传输线最大传输5 y; ~+ i5 q, i$ I
降时间 Tr分量 F2=1/Fmax=10*距离(微带)线距离(微带线)πTr F2 o6 _; J4 y6 ^1 s9 v
74HC 13-15ns 24MHz 240 MHz 117cm 91cm
7 K' }, }& y4 [9 m4 j1 H 74LS 9.5ns 34 MHz 340MHz 85.5cm 66.5cm + C+ V2 `5 v7 Z, v* z% b
74H 4-6ns 80 MHz 800MHz 35 28 : ?) _3 I" G& b" K+ o2 G8 e
74S 3-4ns 106 MHz 1.1GHz 27 21
' G4 m3 G/ E( W- Y 74HCT 5-15ns 64 MHz 640MHz 45 34
7 @) L% O5 O# K) {, F5 |9 L 74ALS 2-10ns 160 MHz 1.6GHz 18 13 9 f$ {3 f/ {& I8 K" M. L4 G
74FCT 2-5ns 160 MHz 1.6GHz 18 13
' k) C" w r+ Z* l- s% Q 74F 1.5ns 212 MHz 2.1GHz 12.5 10.5
9 p! w' _9 u h ECL12K 1.5ns 212 MHz 2.1GHz 12.5 10.5
' B; T/ n. d5 a, U6 ^; w6 Z ECL100K 0.75ns 424 MHz 4.2GHz 6 5 |
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