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在数字电路中,是否是高频电路取决于信号的上升沿和下降沿,而不是信号的频率。" L8 t3 _ p: ? ~
公式:F2 =1/(Tr×π),Tr为信号的上升/下降延时间。 F2 > 100MHz,就应该按照高频电路进行考虑,下列情况必须按高频规则进行设计6 R! O% X$ `3 p% k8 u
–系统时钟频率超过50MHz4 b2 v) w( r3 l; J% {4 C
–采用了上升/下降时间少于5ns的器件
) R1 Q/ |; {4 a1 q, j –数字/模拟混合电路
& r( D) \) |1 ]2 p% f 逻辑器件的上升/下降时间和布线长度限制上升/下 主要谐波频谱分布 最大传输线最大传输
* a8 S. u0 O7 d" R& m4 h" h 降时间 Tr分量 F2=1/Fmax=10*距离(微带)线距离(微带线)πTr F2
1 J6 v! M" s. L& I8 W2 I1 j 74HC 13-15ns 24MHz 240 MHz 117cm 91cm * |$ F2 N8 z0 o& {- R1 m
74LS 9.5ns 34 MHz 340MHz 85.5cm 66.5cm 2 T$ z, F4 H. u N% Z& |% B
74H 4-6ns 80 MHz 800MHz 35 28
0 s0 h# z6 d) O( L6 p 74S 3-4ns 106 MHz 1.1GHz 27 21 X* V3 W2 H, C; d4 G6 x; `
74HCT 5-15ns 64 MHz 640MHz 45 34
- T( O0 B* z6 z6 r% P7 Q% @ 74ALS 2-10ns 160 MHz 1.6GHz 18 13
, A' B! @! B4 u* g+ j9 U/ X, g; ~ 74FCT 2-5ns 160 MHz 1.6GHz 18 13 - z+ ^6 i# a( j) V* K- `; A
74F 1.5ns 212 MHz 2.1GHz 12.5 10.5
. a% _" Q( b) j: \7 v ECL12K 1.5ns 212 MHz 2.1GHz 12.5 10.5
6 r Q% w5 V9 J6 `/ ~, e ECL100K 0.75ns 424 MHz 4.2GHz 6 5 |
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