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allegro等长设置问题

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1#
发表于 2013-8-1 09:54 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
1金币
等长设置好后,显示的长度与实际长度不一致,请问这是什么原因呢???{:soso_e183:} ( L4 `& o. @2 F" s- N, \5 z

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去掉下图中的Z Axis Delay即可不包括过孔长度
  • TA的每日心情
    开心
    2024-2-21 15:59
  • 签到天数: 313 天

    [LV.8]以坛为家I

    2#
    发表于 2013-8-1 09:54 | 只看该作者
    去掉下图中的Z Axis Delay即可不包括过孔长度/ q& C5 _& G! |( y( {% a. P

    点评

    支持!: 5.0
    支持!: 5
    谢谢指教。最好说明版本。  发表于 2013-8-6 20:07

    该用户从未签到

    3#
    发表于 2013-8-1 21:27 | 只看该作者
    什么是显示长度,什么是实际长度啊

    该用户从未签到

    4#
     楼主| 发表于 2013-8-2 09:19 | 只看该作者
    李明宗伟 发表于 2013-8-1 21:27
    . F! m/ O$ Y' P4 B( R什么是显示长度,什么是实际长度啊

    , \7 c  Y4 l5 b4 \# qshow net 的时候显示如下,为什么会出现BOTTOM/BOTTOM,Zall=32 MIL,不知道哪边设置错了
    ' U- j/ p2 [0 [6 E- m( K$ I+ o* `
    0 z( K& j# a0 p3 ^2 e& p0 N$ N4 @6 K0 G0 N- r
      Net Name:            XM1_DATA15
    8 I  a5 M+ Z2 b1 e3 Z, N  Member of Bus:       XM1-D1# _* G% r3 j7 u0 u6 h- c) L
    $ q$ I! `/ i0 Z1 W0 q
      Pin count:              2
    ' h4 q5 ^" @! _1 ?6 e6 ]9 a$ ~  Via count:              4
    : t$ `0 i5 I- ~2 m0 L" V0 E; X) k  Total etch length:      903.28 MIL  * J( D. W  x% {
      Total manhattan length: 430.73 MIL
    & ]' D+ U' }% L. z* x  Percent manhattan:      209.71%
    ' p3 Y! f& N4 g5 g$ e' o
    6 h; M0 S  g! Y( @; s  Pin                     Type      SigNoise Model        Location* P( h$ ~- \" \, v, @7 X
      ---                     ----      --------------        --------$ L% @2 `! C8 ~. N+ ]" |+ i" w9 e
      U4.B9                   UNSPEC                          (-1516.62 685.41)
    4 R6 U$ v, M9 X% p& z: n2 I1 X3 \# I  U1.C17                  UNSPEC                          (-1184.58 784.10)& Z5 r' m' N- _

    9 {/ c% ^9 h% o+ h# F  No connections remaining
    ! b* E6 f0 v1 N" m
    , h4 m  w2 G* j  Properties attached to net0 x( |0 T2 l' ^( G
        BUS_NAME          = XM1-D1
    1 B  O1 N7 s5 U    ELECTRICAL_CONSTRAINT_SET  = XM1_DATA8% D7 ^6 n; w/ J4 J: u3 h7 H
    - [3 |1 u* @/ V6 V1 D) k
      Electrical Constraints assigned to net XM1_DATA15$ c0 i8 \. Z6 u7 g, u
        relative prop delay: global group XM1-D1 from U1.C17 to U4.B9  delta=0.00 MIL  tol=20.00 MIL- k) p. R; v) `8 Z1 h# r: @; n" |

    . h  _% j1 i  g- k6 Z  R( t  Constraint information:5 d! A3 k% B+ N$ W
        (RDly) U1.C17 to U4.B9  min= 919.3 MIL  max= 959.3 MIL  actual= 935.28 MIL                   target=  (XM1_DATA12) U1.C18 to U4.D1
    3 `  P+ u. _* l2 a+ n            (-1184.58,784.10) pin U1.C17,UNSPEC,BOTTOM/BOTTOM
    8 h  p  R9 Z8 c1 p% k            (-1184.56,784.10) via GND07/BOTTOM
    4 z- n1 F' @; B9 z1 [6 C      18.13 MIL cline GND07( O$ l& L; G, O5 A7 g1 [2 U/ L
                (-1197.38,771.31) via GND02/GND07; w9 l3 Y3 e, ?3 L9 i2 ?, o7 y
          639.6 MIL cline ART06, p( c1 f( ~$ T% }0 f0 T0 w! P! M/ S
                (-1368.74,567.43) via GND02/GND07& h$ E4 ?& v& R+ Q
          30.94 MIL cline GND07
    3 R+ c) j9 c4 N! X7 ]% @7 k( m            (-1393.13,581.82) via GND07/BOTTOM6 h9 b* Q$ ^+ g4 W6 q
          214.59 MIL cline BOTTOM
    0 a: g1 C$ q" S9 A            (-1516.62,685.41) pin U4.B9,UNSPEC,BOTTOM/BOTTOM,Zall=32 MIL8 Y# v/ @. V, [8 }
      Member of Groups:3 ~9 }/ G- u; q2 _* k9 R7 L. n
        BUS             : XM1-D1
    # [3 A4 r$ c% l8 C1 o* ^# K

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    5#
    发表于 2013-8-2 09:28 | 只看该作者
    加我QQ739537967,给你看看

    该用户从未签到

    6#
    发表于 2013-8-2 21:58 | 只看该作者
    Total etch length和Constraint information中的不是同一概念;Total etch length只是走线长度,而Constraint information中的线长还会包括过孔等信息,是综合考虑的延迟。

    该用户从未签到

    7#
     楼主| 发表于 2013-8-5 09:37 | 只看该作者
    李明宗伟 发表于 2013-8-2 21:58 9 O7 C4 S* \5 `+ s: n
    Total etch length和Constraint information中的不是同一概念;Total etch length只是走线长度,而Constrai ...
    2 c9 v- [$ s; L/ Q
    那怎样才能在Relative Propagation Delay的Length栏显示的是Total etch length,而不是Constraint information的长度呢?

    该用户从未签到

    8#
    发表于 2013-8-5 17:18 | 只看该作者
    Relative Propagation Delay,如你所见,约束的是延迟,就是我之前所讲的包括过孔在内的所有因素导致的延迟;而如果你只是想约束走线长度的话,可以设置Total Etch Length,不过它不是相对约束。

    该用户从未签到

    9#
     楼主| 发表于 2013-8-6 09:45 | 只看该作者
    李明宗伟 发表于 2013-8-5 17:18
    ) q! |# Q8 E- ?& `. ]! ARelative Propagation Delay,如你所见,约束的是延迟,就是我之前所讲的包括过孔在内的所有因素导致的延迟 ...
    0 K# ^% j2 O3 e; ?; R4 |
    请问具体要怎么做?在哪边修改?

    该用户从未签到

    10#
    发表于 2013-8-6 09:55 | 只看该作者
    过孔的长度也算到里面去了,如果通孔板,你看下相差是不是就是板的厚度

    该用户从未签到

    11#
     楼主| 发表于 2013-8-6 10:27 | 只看该作者
    jiaoweiyong 发表于 2013-8-6 09:55
    & b; l5 ^* R  g& U. J过孔的长度也算到里面去了,如果通孔板,你看下相差是不是就是板的厚度

    : u1 W# c* X: C我要怎样设定,才能不把过孔算在里面呢?{:soso_e183:}

    该用户从未签到

    12#
    发表于 2013-8-6 11:48 | 只看该作者
    tanghui1987510 发表于 2013-8-6 10:27
    4 j; b/ y# M( F: d# j: X我要怎样设定,才能不把过孔算在里面呢?
    " G8 D& z0 t9 t: S2 l
    直接查询不就可以了吗?显示的是走线的长度。

    该用户从未签到

    13#
    发表于 2013-8-6 11:50 | 只看该作者
    忘记了

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    14#
     楼主| 发表于 2013-8-6 12:45 | 只看该作者
    dzkcool 发表于 2013-8-6 12:21
    ; D1 t; m( F8 ]% {+ Q# V* Q去掉下图中的Z Axis Delay即可不包括过孔长度

    $ l4 g0 s+ ~2 u1 P, C$ ?5 w{:soso_e183:} 正解,感谢!!!
  • TA的每日心情
    开心
    2024-7-11 15:39
  • 签到天数: 1 天

    [LV.1]初来乍到

    15#
    发表于 2019-8-8 09:37 | 只看该作者
    设定可以把表层的走线x0.9再记入长度吗
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