PADS成功转Allegro步骤，有图有真相。。。（原创）

hui_hui0228

  Q6 q( o: F9 Z  ^* ~9 |
  若你是用allegro画板，但是正好有相同的模块或者设计是pads格式的，，那么你会想，要是pads可以成功转换成allegro，那我就可以直接用这个已经画好的模块或者这个全部的设计了。。那我就不用重lay了。。是不是，是不是。。
  L" h# T# H4 E7 n3 [8 b 对，没错，坑爹的我就遇到了这个问题。。
我现在用的是allegro画MTK平台的板子，，但是呢，，每个新的平台MTK都会给我们相应的参考设计，尤其是Flash那块。对，没错，就是pads格式的。。
6 G5 b% N- ?; { 在没有研究成功的时候，，我都是对着MTK的设计在那自己lay flash，但是呢，公司要求还要仿真。经常是自己lay的到MTK那不给仿，说是要严格按照他的设计来。。这就逼着我不得不copy他们的。。。
于是乎，在芯片厂家的指导下，外加自己精心研究下。。。于是乎，，对，没错，，就成功了。。

论坛看了很多pads转allegro的，，有的是没成功，有的是成功了不能用的。。看不下去了。。。于是乎，分享我的经验。。。
再说一下，直接转入的时候就完全可以用，那是不可能的。。。有很多细节的地方，要处理好。。。
# g5 r% k% w4 D$ [2 `( m7 h 对了，觉得靠谱的话，可以给我加点分哦。。我不会嫌弃滴。。。。{:soso_e113:}
' T$ r* n- B1 ]  e1 a1 M# f$ Q2 r, a 好了，不多说了，上附件。。。。原创哦。。。

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2 H( T* X( ^' s8 o% i

fengyingyueshao

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Database conversion 报告(在文件 RK3288-LPDDR3P232SD6-V12-20140623HXS.pcb 中) -- Sat Jun 29 17:35:54 2019

======================================================================
" Y- Z) A) \9 x6 J
- V" g4 p2 ~$ V; V! M! a"标签”图片位于层 Top 的 (-2202.69, -2117.32) 旁(图形名称:BGA636_1，ID: 6)
不受为导出选定的格式支持: 不支持的对象类型。
, z/ Z3 e) E) W0 @! P( ~图片已跳过。
0 I& [4 g; K- _/ z5 M"标签”图片位于层 <所有层> 的 (-2202.69, -2117.32) 旁(图形名称:BGA636_1，ID: 6)
& |: O' L' y! w. j" C3 x不受为导出选定的格式支持: 不支持的对象类型。
& h! X. _1 E: Y! o2 _图片已跳过。
"标签”图片位于层 Top 的 (-2549.01, -1772.58) 旁(图形名称:BGA636_19X19，ID: 38)
不受为导出选定的格式支持: 不支持的对象类型。
; c' ]% T- e4 u8 f( d2 F$ A图片已跳过。
# Y8 R' D: m' I: S4 Y"标签”图片位于层 <所有层> 的 (-2549.01, -1772.58) 旁(图形名称:BGA636_19X19，ID: 38)
不受为导出选定的格式支持: 不支持的对象类型。
图片已跳过。
- D. @, N8 s8 u2 e
请问楼主，这种情况如何解决，PADS9.5导出asc时报错的
( g# Y1 J, m' F' M  a

mingtiandejiyi

我的还是不行呢，好多的帖子都试过了，一直出现
Translating E:/SPB16.3/Allegro/temp/project/S713OBX_SUBFPC/11.asc.
Using translator version @(#)$CDS:  pads_in.exe v16-3-85D 11/3/2009 Copyr 2009 CADENCE DESIGN SYSTEMS.
) ^5 z. o4 O2 f, \Reading PADS ASCII file header.
. ]! `3 Y$ S4 x3 A) |. R! _: @ Version = PowerPCB4.0
Route Layers = 2
Units = METRIC
; _, A9 I& }+ X$ b7 y+ t" s Hatch mode = Vertical / Horizontal
9 Z1 v  B1 j( V Hatch grid = 0.100000, angle = 0.000000, anti-pad spacing = 0.000008
Initializing new database.
Creating layers.
0 X9 P/ m5 |3 L& N& C# }+ }Reading PADS ASCII file body.
*MISC*
*MISC*
2 t' m% y0 I% G3 a# X6 e& tInformation: CSet 1_5_6 renamed to DEFAULT

Warning: Allegro doesn't support default electrical CSets.
& l! v8 k" ?" c9 d7 G! r* W5 l *MISC*
. I2 C$ c9 C* A3 {/ E) ?% J! l# m *MISC*
*MISC*
LZ帮忙看一下什么问题呢？

08181001

导不出，求解
使用低于 PADS Layout v9.4 版本的格式导出 ASCII 时，跳过关联网络参数。
# x: s6 g% ~* N"标签”图片位于层 Top 的 (-45.58296, -70.38294) 旁(图形名称:BGA636_1，ID: 8)
不受为导出选定的格式支持: 不支持的对象类型。
7 b( L/ w. R* O1 }0 L/ S( k8 X+ N图片已跳过。
"标签”图片位于层 <所有层> 的 (-45.58296, -70.38294) 旁(图形名称:BGA636_1，ID: 8)
, q( E( S$ R9 U1 B" V: H" a不受为导出选定的格式支持: 不支持的对象类型。
图片已跳过。
使用低于 PADS Layout v9.4 版本的格式导出 ASCII 时，跳过关联网络对象。
使用低于 PADS Layout v9.4 版本的格式导出 ASCII 时，跳过匹配长度组关联网络。

daicy

下来看看先..........

lchpcb

学习！学习！

chenxhunter

值得学习！！！感谢分享！

sallyhuang

多谢LZ分享，

duttway

Cadence 16.3 版本已经测试完，可以转成功，不过你的文件存放路径要全英文，不能有特殊字符 或者是中文。
/ X7 G3 }+ B  c" e5 {" `8 P& d:lol:lol:lol:lol感谢楼主

qooop

支持原创 谢谢楼主无私分享

hui_hui0228

duttway 发表于 2013-8-7 13:11
6 ]% P- l# y8 h+ @" eCadence 16.3 版本已经测试完，可以转成功，不过你的文件存放路径要全英文，不能有特殊字符 或者是中文。
...

这个大家都知道的好吧，，，路劲不能有中文，这个不用强调了。

duttway

hui_hui0228 发表于 2013-8-7 14:07
0 K0 V( u9 I, S- C/ O这个大家都知道的好吧，，，路劲不能有中文，这个不用强调了。

新手，不懂。    我现在转了1小时了，还在转的状态。

hui_hui0228

duttway 发表于 2013-8-7 14:15
1 R8 j$ q* N. R# |8 a+ K7 S' X% B新手，不懂。    我现在转了1小时了，还在转的状态。

# Q) }, [* L& f* D3 h  d5 B转了一个小时，，，，那就是有问题了啊。。肯定是你哪一步错了，，。转的过程很快，但是从这个brd考到另一个brd的速度很慢。

ouyanglianbing

是可以转过来，但是转过来的元件属性值没有了，如10K电阻、0.1UF的电容等，就都没有元件值了，又不能增加进去。转过来还是有漏洞，望版主再研究下是什么原因造成的？ASC文件中是有元件值的。

小懒懒

之前试过不少方法都不行，有机会可以试试lz的方法

zhongyiwaiting

封装是否也要替换为我司设计中所用Symbol?
或者也要先把PADS的库导为allegro的Symbol,再导入PCB文件?
请LZ详解,谢谢!

hui_hui0228

zhongyiwaiting 发表于 2013-8-12 16:35
封装是否也要替换为我司设计中所用Symbol?
或者也要先把PADS的库导为allegro的Symbol,再导入PCB文件?
请L ...

不需要，只要按我上面的步骤来，成功的话封装都是可以导进来的。。不需要另存。

hui_hui0228

ouyanglianbing 发表于 2013-8-9 09:46
是可以转过来，但是转过来的元件属性值没有了，如10K电阻、0.1UF的电容等，就都没有元件值了，又不能增加进 ...

这个元件值好像BRD里面本来就不会显示吧。。要看元件值还是要看原理图的吧。