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cadence concept hdl使用问题

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1#
发表于 2008-8-18 15:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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各位,我碰到一个使用cadence concept hdl的问题,寻求帮助!!!!!6 l3 u. f0 Z8 Q- }& }! L* e1 \
比如,用一个芯片的POWER ,GND有很多个,使用part develop建立原理图封装。power ,gnd搞成总线形式,然后用concept hdl制作原理图,出现如下错误提示:Severity : Error (HDL Direct)
' _. @7 i; D1 ^Description : ERROR(SPCOHD-124): Signal is declared to be both a scalar and a vector." L/ N% |/ a; b% w% N
Object dump:
2 s6 T/ x) _  @5 q5 V! ]* Q{
1 P' l6 R3 L7 j, ?  H    page:  14- O' m7 U% o! J, _+ s
    instance:  * [1 d" P9 \- {* E1 j, ]
    cell name:
% g: S0 q& N# {# e    pin name:  
2 a4 D, a) F/ D0 |/ D. r}* j' ~5 @- a8 f* n+ _: c  Q
{. f# D7 ?5 D2 h) a
    page:  146 }+ G$ ?/ |; T' i& e1 U
    instance:  I171 S' |- g& `. }! G3 ^) P5 t  x, w- k* O
    cell name: LTM4600HVIV
  u8 u* R, T' z' w    pin name:  VIN<14..0>0 f6 _% O4 S% ]. s  Z) p+ v
}6 R( @! {, d+ _( R+ h9 s) {0 P  [
其意思是总线型的与单个信号不能匹配。我不想在原理图中把总线型信号展开,有什么好的 方法解决他??
% v9 c  g& ?" k* w:handshake

该用户从未签到

2#
发表于 2008-8-19 12:23 | 只看该作者
Signal is declared to be both a scalar and a vector这个应该是你重复定义了标量和矢量,需要设置下吧,或者在developer里的setup里设置下不要展开?
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