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cadence concept hdl使用问题

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1#
发表于 2008-8-18 15:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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各位,我碰到一个使用cadence concept hdl的问题,寻求帮助!!!!!
" v7 C: B; R' o, O  A% u! ]比如,用一个芯片的POWER ,GND有很多个,使用part develop建立原理图封装。power ,gnd搞成总线形式,然后用concept hdl制作原理图,出现如下错误提示:Severity : Error (HDL Direct)
4 B  T& h0 L0 NDescription : ERROR(SPCOHD-124): Signal is declared to be both a scalar and a vector.7 ^; V: C7 v, r0 k, u0 e9 |0 X
Object dump:
0 y/ `1 V) p6 X% ~& L/ D+ K{* @6 j- k8 U* T( ~) C  |$ x
    page:  14
0 i1 w6 G# p; H; L7 f5 `    instance:  / Z! ]0 O. N$ B- b
    cell name: 4 f# o- f8 k. x. x' W
    pin name:  
' g0 a5 c2 Y7 C5 {) i}* L0 j$ z! w8 v7 t1 o0 g/ j6 ]
{
" b8 Z. l$ E* a9 Z5 n5 d    page:  14
4 M6 i5 z4 _, I    instance:  I17
! i3 b6 V: X3 ]4 K7 c9 u! U    cell name: LTM4600HVIV3 G% c9 m+ @: O# N# I* h
    pin name:  VIN<14..0>
/ ]4 {2 J9 U+ N  x: I8 L}
+ V3 R& Q8 ]. y* s0 I, z4 e其意思是总线型的与单个信号不能匹配。我不想在原理图中把总线型信号展开,有什么好的 方法解决他??
1 y0 k# j- |* r# d:handshake

该用户从未签到

2#
发表于 2008-8-19 12:23 | 只看该作者
Signal is declared to be both a scalar and a vector这个应该是你重复定义了标量和矢量,需要设置下吧,或者在developer里的setup里设置下不要展开?
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