cadence concept hdl使用问题

keenboyee

各位，我碰到一个使用cadence concept hdl的问题，寻求帮助！！！！！
" v7 C: B; R' o, O  A% u! ]比如，用一个芯片的POWER ,GND有很多个，使用part develop建立原理图封装。power ,gnd搞成总线形式，然后用concept hdl制作原理图，出现如下错误提示：Severity : Error (HDL Direct)
4 B  T& h0 L0 NDescription : ERROR(SPCOHD-124): Signal is declared to be both a scalar and a vector.
Object dump:
0 y/ `1 V) p6 X% ~& L/ D+ K{
    page:  14
0 i1 w6 G# p; H; L7 f5 `    instance:  
    cell name:
    pin name:  
' g0 a5 c2 Y7 C5 {) i}
{
" b8 Z. l$ E* a9 Z5 n5 d    page:  14
4 M6 i5 z4 _, I    instance:  I17
! i3 b6 V: X3 ]4 K7 c9 u! U    cell name: LTM4600HVIV
    pin name:  VIN<14..0>
/ ]4 {2 J9 U+ N  x: I8 L}
+ V3 R& Q8 ]. y* s0 I, z4 e其意思是总线型的与单个信号不能匹配。我不想在原理图中把总线型信号展开，有什么好的 方法解决他？？
1 y0 k# j- |* r# d:handshake

wolfwang

Signal is declared to be both a scalar and a vector这个应该是你重复定义了标量和矢量，需要设置下吧，或者在developer里的setup里设置下不要展开？