cadence concept hdl使用问题

keenboyee

各位，我碰到一个使用cadence concept hdl的问题，寻求帮助！！！！！
比如，用一个芯片的POWER ,GND有很多个，使用part develop建立原理图封装。power ,gnd搞成总线形式，然后用concept hdl制作原理图，出现如下错误提示：Severity : Error (HDL Direct)
Description : ERROR(SPCOHD-124): Signal is declared to be both a scalar and a vector.
9 n; F8 r  U- Y5 g: r& h5 _! b+ cObject dump:
{
    page:  14
    instance:  
    cell name:
" m" k5 ~3 M  v# P) ]) u) b    pin name:  
}
{
    page:  14
    instance:  I17
* r% a9 S7 f/ a/ h2 b' U    cell name: LTM4600HVIV
    pin name:  VIN<14..0>
1 o; G1 D* o& l+ b; W5 C}
2 d" P8 |, o) N8 U' e其意思是总线型的与单个信号不能匹配。我不想在原理图中把总线型信号展开，有什么好的 方法解决他？？
; m/ m$ l! n7 T* r, h:handshake

wolfwang

Signal is declared to be both a scalar and a vector这个应该是你重复定义了标量和矢量，需要设置下吧，或者在developer里的setup里设置下不要展开？