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Cadence EDA

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1#
发表于 2008-8-21 20:11 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请问高手,小弟最近在学cadence 仿真软件 SPb15.2。
, g( y8 W1 B- v又一些问题不太明白,HDL,verilog,是什么意思啊>
( Y% J/ C; J. q多谢指点!

该用户从未签到

2#
发表于 2008-8-21 20:40 | 只看该作者
???$ x- l: c) l, X) G: M
HDL hard design language
, s5 j; M+ X+ [  ]- r. }+ Yverilog 是硬件设计语言的一种- }/ i3 w# \# `' K
还有一种VHDL及AHDL7 k5 ]/ z% N5 |
不过这个好像在ALLEGRO中不怎么用啊 1 t& ]: T$ k; L( I
估计是本人太水了
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