Cadence EDA

foxconn_kaka · 发表于 2008-8-21 20:11

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请问高手，小弟最近在学cadence 仿真软件 SPb15.2。
又一些问题不太明白，HDL，verilog，是什么意思啊>
多谢指点！

shiningstars · 发表于 2008-8-21 20:40

???
HDL hard design language
verilog 是硬件设计语言的一种
还有一种VHDL及AHDL
不过这个好像在ALLEGRO中不怎么用啊
估计是本人太水了

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