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Cadence EDA

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1#
发表于 2008-8-21 20:11 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请问高手,小弟最近在学cadence 仿真软件 SPb15.2。
/ w5 |' ?8 A0 ~- H! B1 H3 s+ j1 Z又一些问题不太明白,HDL,verilog,是什么意思啊>7 d6 T3 P; f& k6 K
多谢指点!

该用户从未签到

2#
发表于 2008-8-21 20:40 | 只看该作者
???) H* |! t5 j- o0 q, x% }+ |" O
HDL hard design language' s1 j, [" X, |& y" b
verilog 是硬件设计语言的一种
! g8 |# c* _3 [0 p还有一种VHDL及AHDL
1 r7 }) H) t' ^9 j9 I不过这个好像在ALLEGRO中不怎么用啊
( F  j' Q+ ?9 p' ^1 x% b) R1 ?估计是本人太水了
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