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Cadence EDA

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1#
发表于 2008-8-21 20:11 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请问高手,小弟最近在学cadence 仿真软件 SPb15.2。' b5 `- a9 |8 Q' C: O  i, W& A
又一些问题不太明白,HDL,verilog,是什么意思啊>( E$ J2 I7 y  p* y$ W1 d
多谢指点!

该用户从未签到

2#
发表于 2008-8-21 20:40 | 只看该作者
???/ q, i; W4 y0 Z- u  P( |2 @5 b
HDL hard design language
% F0 x- m0 \3 \verilog 是硬件设计语言的一种% K$ f/ x- J8 ?! D( a
还有一种VHDL及AHDL
5 ~" ?6 g2 O+ d$ D" S$ a不过这个好像在ALLEGRO中不怎么用啊 0 X: h: k9 m" I3 b) O* ?
估计是本人太水了
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