设计100Ω差分阻抗的步骤

设计100Ω差分阻抗的步骤

如果由于接地屏蔽太多而造成差分阻抗降低，或者因接地屏蔽太少而造成差分阻抗增大，那么应该如何设计？什么样的产品能支持这种应用环境？首先，要选择差分阻抗匹配范围大的SerDes器件（比如飞兆半导体的μSerDes器件）。许多串行技术都要求100Ω±10%的匹配容限，但事实上这是不可能实现的。uSerDes技术基于恒流型I/O而不是电压型I/O，并且允许差分阻抗在70到120Ω范围。在PCB或FPCB板设计串行传输线时，使用差分阻抗计算器非常有用。现在市面上已有能结合邻近接地和磁场因素的专业级计算器，可以完成最精确的模拟。如果没有这类设备，也可求助于网络，许多网站都能基于业界已知的一些基本公式来计算差分阻抗。这些公式的效果一般都接近专业计算器，只要不超出它们的使用限度。

完成板卡和柔性线缆的设计、制造和装配后，建议采用时域反射计（TDR）测量。TDR是一个非常有用的解决差分阻抗问题的测试工具。在测试一对差分线时，TDR发送差分信号到传输线上，并测量阻抗失配引起的反射。做此测试时，最好解决好差分阻抗的降低问题。如前所述，差分阻抗降低一般源于接地屏蔽，解决此问题最直接的方法是检查Gerber文件，找出问题接地点所在。一般最需要注意的区域是PCB上连接器处的内层串行走线，以及带双接地屏蔽的线缆的可动部分。请注意以下几点：内层串行走线的上下层一般都有隔离接地;连接器处的走线难度很大，40条以上的线路都要连接到连接器上，通常会在串行线上下层都进行额外的屏蔽;柔性线缆的活动部分一般都非常薄，串行线上下层的接地会大幅减小差分阻抗。

解决这些问题的第一个保守方法是去除接地屏蔽，或者增加串行线与接地屏蔽之间的距离。如果去除接地屏蔽不可行，可以采用别的方法稍微提高差分阻抗。例如，如果走线宽度原来为4mil，则将其改为3mil，那么差分阻抗将提高约10Ω。另一种可能奏效的方法是使用网格状接地屏蔽，而不是采用实心覆铜。网格状屏蔽有助于将差分阻抗提高约10Ω，同时还能实现屏蔽隔离。

随着越来越多的手持电子设备采用串行传输技术，差分阻抗的问题越来越突出。在PCB和柔性PCB布线之初就找出这些问题非常关键。在信号幅度、抗干扰能力和电磁辐射间进行权衡，就能构建出鲁棒的串行传输解决方案。