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Cadence Allegro论坛今日: 9 |主题: 34087|排名: 5

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怎么才能一个好开始	micro 2009-3-28 23:23	11 1136	ranran 2009-4-2 14:19
急求高手解答！！！！！！	hanqing_11 2009-4-1 18:06	3 997	cherry5767 2009-4-2 11:07
error:NO Placement Grid was found.	dwt116530272 2009-4-1 10:19	4 4098	dwt116530272 2009-4-2 09:44
在设计原理图时，接地符号要区分开吗？	shuofeng88888 2009-4-1 16:18	2 1216	shuofeng88888 2009-4-2 08:38
网单命名很乱怎么办？	REALLY 2009-3-26 13:13	8 1417	REALLY 2009-4-1 09:45
SPB库的升级	yuwenwen 2009-3-31 16:06	3 1212	yuwenwen 2009-3-31 22:06
allegro中请问怎么显示线长 1人参与	laoniao 2009-3-28 08:21	4 7105	laoniao 2009-3-31 21:24
请教关于差分线能不能走蛇形线？	laoniao 2009-3-30 21:57	2 1292	laoniao 2009-3-31 21:23
问一个比较弱的问题啊，格点设置的越小是不是越好呢	shuofeng88888 2009-3-26 20:27	8 1350	leavic 2009-3-31 21:00
BGA裡面的constraints怎樣設置？	midasvin 2008-3-13 08:28	7 1657	tangbing123321 2009-3-31 20:26
如果两个themal或者anti pad有部分叠在一起会有什么后果	interrupt 2009-3-31 16:21	3 892	deargds 2009-3-31 18:04
怎么把区域规则应用到room上	interrupt 2009-3-31 09:47	5 1175	interrupt 2009-3-31 18:00
如何只显示顶层或底层元件和走线。	fangkuai 2009-3-31 08:34	2 2546	hehuayumi 2009-3-31 16:21
capture导allegro的网络表	liuyunbing84 2009-3-23 13:13	2 931	yjs0416 2009-3-31 15:28
allegro 出的负片，用CAM350检查的疑惑。 1人参与	buick9323 2009-3-30 10:49	5 1387	guyun236 2009-3-31 15:18
贴片焊盘的大小	wenxiaohua 2009-3-27 15:20	5 1040	calfort 2009-3-31 14:55
digikey的cis 元件库	fishes 2009-3-31 10:10	0 977	fishes 2009-3-31 10:10
新手弱问：如何设定多个VIA的clearance merge？	yybs 2009-3-30 14:20	4 988	七里香 2009-3-30 16:07
allegro 约束管理器的使用[已解决]	caiyongsheng 2009-3-28 23:09	2 1342	deargds 2009-3-30 11:28
求一个0.5mm间距BGA的板子PCB	interrupt 2009-3-30 10:46	0 826	interrupt 2009-3-30 10:46
层次原理图问题	REALLY 2009-3-30 09:53	0 899	REALLY 2009-3-30 09:53
动态铺的一些小问题。。[已解决] 1人参与	hehuayumi 2009-3-28 08:28	2 975	hehuayumi 2009-3-29 23:26
16.2的区域规则在哪里设啊？？	zhouwen008 2009-3-16 22:55	10 1814	chenjnh 2009-3-29 15:09
这个约束代表什么含义啊？[结束]	51video 2009-3-28 18:03	3 1022	deargds 2009-3-28 20:50
问2个问题,关于敷铜的	wgy596 2009-3-28 11:40	1 925	deargds 2009-3-28 19:30