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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 按页面添加封装，在创建网表时出错，求指导。

按页面添加封装，在创建网表时出错，求指导。

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埃文
发布时间: 2014-10-22 20:40

正文摘要:

1 ~; l: q6 ]# {* @ ) |; V+ p0 R1 H' P session log: $ |& c2 W+ e3 K5 Q' @INFO(ORCAP-32004): Design Name: ; X0 G& f! q1 |: Y2 H/ D! Be:\cadence\myprj\prj\prj3\prj3.dsn1 O6 {) h* E6 _6 S( f, f N ...

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dzkcool 发表于 2014-11-26 14:29
把打开E:\cadence\myprj\prj\prj4\prj4.brd的Allegro关掉，或者输出网表时，不要勾选Create Or Update PCB Editor Board，导出网表后再到Allegro中导入。
Dongfang123 发表于 2014-11-26 14:29
我也不会
james.huang.yj 发表于 2014-11-26 13:57
project 被鎖住了阿~
/ N: b( o6 l% x; E. R4 l/ T% R5 ?# R6 EERROR: File "prj4.brd" was locked on date "Tue Oct 21 15:53:20 2014" by user "Administrator" on system "USER-NGJHCN468J". Resolve lock file and re-run netrev.
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