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本帖最后由 lzhcqu 于 2009-4-28 21:21 编辑 5 O" m1 y0 N; G3 h
# n: ]3 h* _# i同步动态随机存储器（Synchronous DRAM，SDRAM）：是目前主推的PC 100和PC 133规范所广泛使用的内存类型，它的带宽为64位，3.3V电压，目前产品的最高速度可达5ns。它与CPU使用相同的时钟频率进行数据交换，它的工作频率是与CPU的外频同步的，不存在延迟或等待时间。
7 ]0 `* J( E$ m* q+ p双倍速率SDRAM（Dual Date Rate SDRAM，DDR SDRAM）：又简称DDR，由于它在时钟触发沿的上、下沿都能进行数据传输，所以即使在133MHz的总线频率下的带宽也能达到2.128GB/s。 DDR不支持3.3V电压的LVTTL，而是支持2.5V的SSTL2标准' H% I6 S% h8 J8 v7 l8 f; z- I+ L
（一）. 关于 SDRAM$ a0 U c+ s! r7 j6 W7 D P
Pp芯片% } i2 T' J3 M/ k6 x; R% E( L
& f2 b* R2 p& KSdram芯片
3 x0 U$ Y: Y7 I& \5 m0 @
3 Y' D; b7 k+ n1 b; ZData、Dqs
8 t' C6 C- A# Z- B, w& {Clk0+/-
# P8 d6 r6 b" t1 vAddr、Ctrl 9 ]6 O' c0 v" E5 t
Sdram芯片
& ^7 s x) u2 B9 a* q- s3 E; P
Clk1+/- Fb、St
4 I/ w6 a* e. t' B k$ dData、Dqs
7 l/ Y$ R& E! Q2 |% B+ k$ e8 h! B1． 信号分组：我们一般把它分为六组0 \6 A5 _% c, @5 f( ]. `
（1） Sdram_adrctrl(包含所有的地址和控制信号): L) D$ q+ k' h# U. t) @, \1 d
（2） Sdram_clk（包含所有的时钟信号：clk0/1/+/-，Feedback_clk，Startburst）% t2 w ]0 ?4 j5 Y5 ~% g0 e
（3） Sdram_dqs_l（包含DQS0..3）
) n* d1 A, U5 {2 Y/ {* N5 V8 a（4） Sdram_dqs_h(包含DQS4..7)/ I% b" _# E" d9 u" [& |- W
（5） Sdram_data_l（包含DQ(0..31),DQM(0..3)）: A! T! S4 }: ?0 i
（6） Sdram_data_h（包含DQ(32..63),DQM(4..7)）
# B [0 d8 A6 E5 h/ ~* j2． 布局时应注意以下几点：
% I0 R N9 w% v7 R（1） 使用0402封装的上拉电阻
2 U- m4 {/ a3 c. P$ ?$ f& {2） 上拉电阻靠近SDRAM端摆放
& s, |4 f$ C9 B6 R, d（3） 每四个电阻旁摆放一对退耦电容，且第一个为Vtt to Ground类，第二个为Vtt to Vddq类# h. b% B5 g! D4 _; O1 c
（4） 退耦电容尽量靠近SDRAM的对应管脚摆放
! Z9 p) f: B6 [+ i5） 参考电压的小电容应靠近SDRAM的管脚放置4 [7 U v; V# |
3． 布线时应注意以下几点：
. J- i! _& T0 v（1） 间距方面的要求：, _1 S' J, h2 N, W
a) CLK、DQS信号与其它信号至少保持20mil以上的space
; {& T e& E3 L. @7 B7 J(b) DATA信号与其它信号至少保持15mil以上的space（DATA信号组与组之间也要有15mil以上的space），为了绕线方便，我们把DATA信号分为八组，分别为
7 z' b$ i0 ~( j7 h3 X/ Q" ]1 WGroup0 Q(0..7)、DQM0、DQS0
( y, x6 Z. Z% DGroup1Q(8..15)、 DQM1、DQS18 X+ I% ? t" c
Group2Q(16..23)、DQM2、DQS23 @$ e# V& ? T; d5 S
Group3:DQ(24..31)、DQM3、DQS3
+ `2 U) D! d7 R% l/ K: K5 @& pGroup4:DQ(32..39)、DQM4、DQS4
9 x' z* [7 U) W' u2 j; a0 LGroup5:DQ(40..47)、DQM5、DQS5$ n# s q8 v, T) S; z
Group6:DQ(48..55)、DQM6、DQS6/ e+ |: ]( s( E! W. B& w$ k3 e
Group7:DQ(56..63)、DQM7、DQS79 U+ @$ [/ o7 y
(c) ADDR、CTRL信号与其他信号至少保持15mil以上的space
7 G# j- Z$ P* e+ p2 K, g(2) 长度方面的要求：& w8 Z, L8 G% F/ i
（a） 差分时钟对做误差+/-10mils
7 v5 c2 Z' E# ~, {/ E5 k（b）DQS(0..7)做误差+/-250mils+ O/ N, c. Z. w; ^
（c） DATA信号组间控制在+/-250mils，本身做+/-100mils% x5 e# G- w6 k
（d）ADDR信号与时钟信号控制在+/-850mils，同一信号的两分叉的长度控制在+/-50mil
, o7 c& s; _! v6 \# z; l（e） Feedback_clk、Startburst这两信号要等于DQS(0..7)平均长度加上CLK0/1平均长度，即 Length(Feedback_clk、 Startburst)=Average_Length(DQS(0..7))+Average_Length(clk0/1/+/-)
' V3 C& ^9 ~* M* D! Y4．单线阻抗控制在50ohm，对于地址和控制信号，分叉点到两SDRAM（可能的情况下）的阻抗控制在60-65ohm，以确保阻抗的连续1 K6 E; p6 b3 l: ]% Y4 j
5． Topology
# G! n9 h, T, l(1) 对于CLK、Dqm、Dq、Dqs信号
8 R0 _6 w4 e. X+ _5 p3 pDriver
# u8 g S7 u7 _$ s" T+ {% I
& e! w4 A! r+ [# p, x. |" x7 I, PResistor
* N1 t, a: ]. S2 l
# G4 @+ D. Y. C" R4 FSdram; \- r$ J2 f# C
# f1 ~3 H* y* E; J- _" ?( f(a)
; ~/ |' P c9 x2 J bSdram至Resistor尽可能的短$ Z c# E% [/ @
Sdram
, P7 A# v6 v4 l7 q
' m7 k( a9 M& W/ C$ v. d; TResistor) Q/ k8 r# O& g; c" d
3 N( G1 l7 a6 w* d6 z6 U
Driver8 [! x4 }+ P3 }( l9 X& m# O
' M0 N$ L! W) e/ r
(b)
" j- j4 n4 @0 Q6 B" NResisor至Sdram尽可能的小于0.5inch2 E. q; M, ]# q! u9 v% ^
(2) 对于Addr、Ctrl信号% [+ N# `# R1 G2 X S0 P
Resistor
4 L2 C5 F! r8 A [# \& J+ p7 l, ?
Sdram 3 b! m5 X* B' y) F) v" p
Driver 7 n3 N* y3 F- t9 |) s# Z
Sdram+ K% P0 j' W) b+ Z& l
; T* L6 m4 g' h/ d2 B2 N
Resistor
' y- k. \. y: H5 i' z" F6 m- g7 h
( }+ G9 ]0 u( d6 [+ @4 xResistor至Sdram尽可能的小于0.3inch: s2 H/ ? F# J# V
3) 对于FD_CLK、Startburst信号 - D4 t& U- H0 C N+ f( G
Driver
6 |& ^" Z( N" S( s" ]3 J% i
9 M; W6 V3 e5 A1 |; X nResistor8 J4 l C$ f0 E* e' t6 _
6 w5 c0 _+ a S% {* G
Resistor
5 c$ S1 G- G! x# C. L' Y' W4 n8 \/ H, a* X# ^7 b& P* ^" O
6．布线要点：
S4 Y8 E+ Q: l$ X5 ]2 z5 J（1） CLK0+、CLK0-以差分形式布线，抑制共模噪声; A0 n& Y9 _1 k- ]9 @
（2） CLK1+、CLK1-以差分形式布线，抑制共模噪声& W, H% [( i. U8 {
（3） 同组DQ信号可以任意交换，以改善布线
% ^3 w- F3 } ^. r4） 在同一SDRAM中，每两组信号可以任意交换，以改善布线
4 d) p' j5 @ i& v2 O2 H（5） 对ADDR、CTRL的Y型拓扑接法应注意将过孔放置在两SDRAM之间，确保两分叉的长度相同且短
# C. v* u5 M: v; B# g9 \# @( G/ X7 m（6） 同组信号相同层完成，同一信号若换层，要有共同的地回流平面，若没有共同地平面需要在换层处加地孔- p& l: r f. Q0 ~& L( D
（7） 使用0402封装电阻以节省PCB空间
' _9 ~ l6 q6 F, Z& Z4 K1 t8） 尽量少过孔5 K0 o. M. O+ u5 P1 l. q# t
7．电源的处理
" E4 A! p- U x! Q9 T; F! oVTT用两表层铺铜处理，在其周边均匀的打一圈孔，0402封装电阻管脚处用走线接铜处理，避免两电阻间连锡，造成焊接不良；其它电源用平面层处理。) H* f& b& P' z% P
二）. 关于DDR SDRAM
( g, V6 ~) E! x) I+ L5 a- BClock Buffer+ d) ` R5 _1 L' H' S
- K8 h# z5 l" O1 D
Clk0+/- Fb 5 L1 |6 } \& h9 F0 s+ ^
Clk1+/- _0 j0 N" k& V E+ T& {+ O
Sibyte
5 P$ `6 R6 P2 l) I$ ~! M- U* n3 H
/ a& o+ V! R- J Clk2+/- Clk+/-
+ ?" Y% Y4 T0 Z2 I. j$ f% B! z Addr、Ctrl $ _/ n% u) T9 |& z- A5 K
1. 信号分组，我们把它分为三组
: Y! z1 H3 I) `) G6 S2 p（1） DDR_A/C(包含Address、Control信号)
6 f! p9 B- a2 X5 S2） DDR_CLK(包含所有的CLK+/-信号)
* r3 i' z: Y" X1 n' o2. 布局时应注意以下几点：
7 w- n2 v* a+ W; X7 I4 _ (1)对于DIMMs，匹配电阻应靠近第一DIMMs放置: [) m. R: R' ?7 H3 [5 k
对于RAMs，匹配电阻应靠近Sibyte放置& ?8 f5 ?9 I' T
(2)所有的上拉电阻摆放在最后一个DIMMs之后，每四至六个信号放置一个0.1uf或者0.22uf的0603封装的电容且靠近上拉电阻
+ {3 Z3 l+ p' t% B. j4 O3. 布线时应注意以下几点：
3 Y5 c& P2 {. l/ G, n. x- E) j（1） 间距方面的要求
6 l* A# Y9 t4 H1 T* e! H（a） CLK信号于其它信号保持4：1的space
5 b! l6 k! g/ {; S8 MCLK以差分形式1：1的space布线. y- r- V7 g1 @+ ~% J- Q5 O$ b
（b）DQ/DQS信号以3：1的space布线，与其它信号保持4：1的space（3：1（即线边缘与线边缘的距离）＝3X线到相邻地平面的距离），为了绕线方便，我们把DQ/DQS分为九组，分别为1 g7 t5 A$ b. Y) x* h9 x+ @
Group0:DQ(0..7)、DQS0! @; a9 x% j3 a) N
Group1:DQ(8..15)、DQS1: U* s9 P( ?4 c7 P/ W% `7 v) S
4 e6 t# E! i% t! ]" o4 d3 |/ \
; }4 \' k! K" d$ O8 S" T
Group7:DQ(56..63)、DQS7 B& w; ^2 A. t% z& t$ T
Group8:ECC(0..7)、DQS8
% O- n# p4 Q! W' W2 G) Q- S（c） A/C信号以3：1的space布线，与其它信号保持4：1的space8 G* m' h1 x2 a5 I! a
（2）长度方面的要求
2 N5 F, Z$ f# }6 T! |; F: b（a） A/C信号尽量短，但信号间需小于+/-1500mil的误差& \' B9 ]2 P! b J" e+ g" q+ \
（b）CLK信号差分对本身做+/-12mil，差分对间做+/-50mil的误差，且满足Length=SB..PLL+PLL..DIMM-PLL..FB
5 f; U% R/ O) J4 _2 USB..PLL=Sibyte至PLL Clock buffer的长度
' N. B4 |% z) R1 }+ _' W) F) ?& e5 vPLL..DIMM=PLL Clock buffer至DIMM的长度
# M; j+ \" ? R1 E6 ]* `PLL..FB=PLL Clock buffer的反馈时钟长度
- L! ^- O. W2 Q$ ?7 q1 t7 t, A; _对于DIMMs1 s% Y7 o' |! @7 M8 c* H3 K5 d
LongestA/C+6in<CLK<ShortestA/C+9in: M' C7 m- _5 i" K1 _
对于RAMs
5 ]' h L, i7 x" Q' mLongestA/C+4in<CLK<ShortestA/C+7in
% X2 H% @5 U. ~" F6 M# O! p: \2 d. x（c） DQS(0..8)做 +/-400mil的误差
* ?6 d B. A9 S. o+ a g) P# Z对于DIMMs@167MHz
' P; m$ s, W6 R( B2 [CLK-7in<=DQS<=CLK-1in
3 N- W* N4 k% a' H: M对于RAMs@200MHz/ {( s3 s3 o% B
CLK-5in<=DQS<=CLK-2in; W9 m0 W2 ?. p! @2 L0 I$ D- I
（d）DQ/DQS信号组内做+/-50mil的误差
" }! ?- H; N' G5 j（e） 所有的DQ/DQS长度都需加上Sibyte的Pin内长度- Y; M0 u3 J2 P0 e- k5 D7 z+ {6 n2 |
4. 单线阻抗控制在60Ohm，差分控制在120Ohm5 k! [1 q. G( A0 ^7 J
5. Topology
9 s9 r6 o+ m8 f: u6 l3 }, j3 _8 A（1） 对于A/C信号
7 l7 h# y g) O/ h+ \% L对于DIMMs VTT
4 z3 d: C' n8 E5 g7 n3 F# X3 X( LRpack
' G6 U( y3 \, ^% Z3 v
4 a( T5 X; Y( }$ E9 E4 @2 g9 hSibyte
k6 K1 @- C" y7 n
: `- _2 X# ], VA/C 2 J* w2 I! l( j! Q* ^" v/ G, C6 f2 S- |# @
对于RAMs8 l7 B! k E4 _6 C; {4 \
( t# t9 X J. s1 \3 z; b" D- O
Ram0% t. m' G' Z( T& F
Ram11 W A0 w; ~5 x' P3 T
Ram2
- `, k0 x% `- P- e1 ^) y- U) X8 G2 s# G9 K- c
Rpack: [' _# S) ]& U' t0 x2 b( f, J
3 _" ~/ H m6 l5 e q3 gSibyte3 N, ], @- I4 a7 H
0 |* R c- a! ?) J8 L/ V
A/C ( c% B7 q: R/ v% W# V$ R, a: v
Ram3
# \% J O2 m; ~: v! i7 f( NRam4 8 m' c: V* p* R: H$ I- b
（2） 对于DQ/DQS信号
1 z3 V! V7 `; W5 lSibyte
! y: V# O. U/ ^/ _3 [; _( j" _
Rpack
* H& F" ?/ y- s, o# l; KDQ/DQS( {$ _) \3 y- x
/ ]1 `( C; s- f1 }( X9 H
（3） 对于CLK4 P# R3 v5 y- M1 W
Sibyte: ~; ~7 C8 p4 j$ K3 a
1 p+ o! @0 }# t3 [5 bPLL 9 p2 Q! v r+ |
SB DIMM2 u# J7 H* k# M* _1 m6 o9 E5 r5 t
FB) Z4 Y3 q l' r
6. 布线要点. G# |6 e: L1 o3 p t M
（1） CLK以差分形式布线，抑制共模噪声% D" J$ N- }, q. T, g1 X
（2） 同组信号以相同层完成，尽量不换层，同一信号若换层，要有共同的地回流平面，若没有共同地平面需在过孔处加地孔! y; f8 l) S7 F
（3） 使用排阻以节省PCB空间
* A- B3 K4 i; e6 c" k8 D7 i& H（4） 排阻到DIMMs用表层处理，尽量短、顺畅 |
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发表于 2009-4-28 20:44
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