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本帖最后由 lzhcqu 于 2009-4-28 21:21 编辑 2 z$ m( ~2 E! S; ~
; I! h. ]8 t* T9 R7 h \
同步动态随机存储器（Synchronous DRAM，SDRAM）：是目前主推的PC 100和PC 133规范所广泛使用的内存类型，它的带宽为64位，3.3V电压，目前产品的最高速度可达5ns。它与CPU使用相同的时钟频率进行数据交换，它的工作频率是与CPU的外频同步的，不存在延迟或等待时间。
( l/ B6 W% a. h/ K7 ~0 `! R双倍速率SDRAM（Dual Date Rate SDRAM，DDR SDRAM）：又简称DDR，由于它在时钟触发沿的上、下沿都能进行数据传输，所以即使在133MHz的总线频率下的带宽也能达到2.128GB/s。 DDR不支持3.3V电压的LVTTL，而是支持2.5V的SSTL2标准
; e) H6 [: q9 P& q（一）. 关于 SDRAM( U8 _- w; Y' u* L. v
Pp芯片
- e" K, Y% C6 K$ L
" R. q" ^- O* j* I' i+ T* ~, Q0 LSdram芯片" Y1 r+ \2 f( F, W* ]( P
& j5 ]& d' e" } ~Data、Dqs 1 k% S0 S- ]3 ^$ t1 [5 t
Clk0+/- 7 Z' N Q: l! g
Addr、Ctrl
9 w( w0 ^$ H( d; iSdram芯片
. e4 E- z5 d/ G# w! ~# J& l: S% `- i8 H2 Q3 \) y7 \
Clk1+/- Fb、St
! Z% y+ F. F# PData、Dqs @1 I: O9 J- M; s a4 R3 J8 Y. D+ `
1． 信号分组：我们一般把它分为六组' ?4 G P1 r2 ?1 x) W" I, e" U
（1） Sdram_adrctrl(包含所有的地址和控制信号)
+ y! @- R% s" m& V) W% Z3 I9 |9 R（2） Sdram_clk（包含所有的时钟信号：clk0/1/+/-，Feedback_clk，Startburst）$ H7 X4 u: g: Q8 t1 o8 y/ ?9 Q
（3） Sdram_dqs_l（包含DQS0..3）
" q* _8 s5 h0 r7 b" z2 W（4） Sdram_dqs_h(包含DQS4..7)
& k4 g0 l* ^( l: i L* L' b+ p" z（5） Sdram_data_l（包含DQ(0..31),DQM(0..3)）
7 @9 g8 D; W% M9 p" O6 Q3 S（6） Sdram_data_h（包含DQ(32..63),DQM(4..7)）
5 O/ z5 S- B0 N/ T2． 布局时应注意以下几点：9 K; q% V$ y# d' E6 [5 G
（1） 使用0402封装的上拉电阻' F7 r$ d6 e4 F' s8 r! H
2） 上拉电阻靠近SDRAM端摆放
k. l: Z; F I- y6 i（3） 每四个电阻旁摆放一对退耦电容，且第一个为Vtt to Ground类，第二个为Vtt to Vddq类* G" r1 ~+ y: A5 A. {
（4） 退耦电容尽量靠近SDRAM的对应管脚摆放# _9 v5 d+ c2 d* W" ~
5） 参考电压的小电容应靠近SDRAM的管脚放置7 R" p% ~# }3 Y6 d% j8 `
3． 布线时应注意以下几点：
# F5 z& I2 D' O6 S5 I（1） 间距方面的要求：
3 V; S0 `0 M1 y, D* T# i- za) CLK、DQS信号与其它信号至少保持20mil以上的space
8 f1 B8 }# b7 F6 u/ X6 |% T7 q) o(b) DATA信号与其它信号至少保持15mil以上的space（DATA信号组与组之间也要有15mil以上的space），为了绕线方便，我们把DATA信号分为八组，分别为
# F5 J1 h, v. K4 ?6 h" \Group0 Q(0..7)、DQM0、DQS0* Q7 _1 H3 \0 t' K% C0 f
Group1Q(8..15)、 DQM1、DQS1
8 Z# M% D$ E4 w) V& L+ P' WGroup2Q(16..23)、DQM2、DQS2
; M6 E- X7 D* v3 w& ]( RGroup3:DQ(24..31)、DQM3、DQS35 A" q# B7 K$ u+ |* Z
Group4:DQ(32..39)、DQM4、DQS4
& r, R" y. a/ r4 L0 x8 ~5 T& ~( tGroup5:DQ(40..47)、DQM5、DQS5, E' q7 x/ c {! `" z3 m
Group6:DQ(48..55)、DQM6、DQS6
t, K; ~- C) l$ j- ^Group7:DQ(56..63)、DQM7、DQS7- ~- T8 L) ~( E y5 f
(c) ADDR、CTRL信号与其他信号至少保持15mil以上的space, S9 @% L `: K
(2) 长度方面的要求：7 U# r) ?8 z! X! R4 \# j4 W
（a） 差分时钟对做误差+/-10mils* ], T5 H8 h2 }- ^, V) g, H9 J
（b）DQS(0..7)做误差+/-250mils* r* L. y& M9 h9 u
（c） DATA信号组间控制在+/-250mils，本身做+/-100mils0 S4 ^) W% P ^& r
（d）ADDR信号与时钟信号控制在+/-850mils，同一信号的两分叉的长度控制在+/-50mil2 d1 H; Y! r7 t5 R
（e） Feedback_clk、Startburst这两信号要等于DQS(0..7)平均长度加上CLK0/1平均长度，即 Length(Feedback_clk、 Startburst)=Average_Length(DQS(0..7))+Average_Length(clk0/1/+/-): W. Q: I: n7 v6 ^8 s! |) M3 P
4．单线阻抗控制在50ohm，对于地址和控制信号，分叉点到两SDRAM（可能的情况下）的阻抗控制在60-65ohm，以确保阻抗的连续
5 c$ w! W: E Z8 \' @: N; N1 X' D5． Topology
0 F/ ?1 v0 [/ d# M7 r# o( H/ R' j9 R(1) 对于CLK、Dqm、Dq、Dqs信号$ u! |9 K# s1 S5 T
Driver
0 v4 U) a2 r d: g( u. J% R3 V/ O6 I) f4 F1 r
Resistor4 W9 I; W2 h% y M: a
, c H( I# J- M" }* }: M) } jSdram/ z; d1 q3 a8 A: C
2 C) G. c. W, B1 L/ P- u(a)
3 F) o; E0 Z& ^' pSdram至Resistor尽可能的短$ h. v$ w& b# Z2 S- E
Sdram
: Y5 [* I) I! [% |( f$ P. n# U8 I0 W1 I) K4 C
Resistor
! I8 |, y4 d8 J, p0 l, R5 I9 L. ~) S Z7 L }
Driver/ H* R/ Q9 s& z
% \' i9 ~" E8 K
(b)
' O- u4 |$ X7 w/ ^1 D9 p& `Resisor至Sdram尽可能的小于0.5inch1 _5 k5 }" T9 k& Y4 z
(2) 对于Addr、Ctrl信号
4 y! c% C- ^4 H* j" l# h& uResistor
X' o3 j! m1 V/ a) i+ W( f- F# u: J5 d
Sdram " X$ I$ @3 y' S/ U( F R+ a0 v
Driver
! m+ e: w* r" l+ G6 V5 VSdram3 B9 f% G1 b1 r6 C
( v: }; o# L) |
Resistor
8 z4 X9 L; e2 J. U
6 p' z+ \3 @9 T% ?+ K- D) e, HResistor至Sdram尽可能的小于0.3inch/ d q* O' k6 O8 @- F# c( `
3) 对于FD_CLK、Startburst信号 $ ^( C1 ^5 [. c+ K" r7 z! `1 I6 |! |
Driver
8 s, _1 Z; E; M2 s, q7 L7 X# v5 K2 [" c4 T7 I- a5 A5 E
Resistor3 p9 ~* G4 a6 I, X
! V8 m. A1 o& x { _7 s
Resistor7 I/ C( z5 _, |) S* _, C
. h! i+ V4 Z1 V( T, U) V6．布线要点：
, |+ X5 k; w3 Q/ C9 V! Q7 e, {（1） CLK0+、CLK0-以差分形式布线，抑制共模噪声/ f# r$ X; k, [5 e
（2） CLK1+、CLK1-以差分形式布线，抑制共模噪声
4 f, K+ h/ R* N+ V1 a% Y* M. |: g& d（3） 同组DQ信号可以任意交换，以改善布线
* Q) W2 }! E2 N8 g/ `, T8 R) o4） 在同一SDRAM中，每两组信号可以任意交换，以改善布线
( ~6 a' p0 f3 m! L7 `7 C, K（5） 对ADDR、CTRL的Y型拓扑接法应注意将过孔放置在两SDRAM之间，确保两分叉的长度相同且短4 j2 P0 T# F, f* H4 N2 o
（6） 同组信号相同层完成，同一信号若换层，要有共同的地回流平面，若没有共同地平面需要在换层处加地孔7 n) J5 [$ T; g
（7） 使用0402封装电阻以节省PCB空间
5 K9 j+ e( S4 g8） 尽量少过孔
1 L7 v- `+ Z4 |: h" M7．电源的处理/ }5 q+ A& Q7 b! @
VTT用两表层铺铜处理，在其周边均匀的打一圈孔，0402封装电阻管脚处用走线接铜处理，避免两电阻间连锡，造成焊接不良；其它电源用平面层处理。
% z/ f& N# ~ W二）. 关于DDR SDRAM0 k0 e. X E& ^+ A
Clock Buffer1 n2 o7 {7 m2 s
Z0 j6 M8 O: M' b9 Z
Clk0+/- Fb / N+ b6 y5 s* P& @
Clk1+/- 6 R- l5 R* D2 K9 y2 @: d
Sibyte
8 r/ n+ {: [( I. f% }
% X b5 W4 U0 @. i Clk2+/- Clk+/- 2 Y$ \0 ^2 l4 [
Addr、Ctrl / |/ |/ e+ J, T" ]* t
1. 信号分组，我们把它分为三组
4 V/ Y+ A9 |0 g$ k( Y（1） DDR_A/C(包含Address、Control信号)$ A& [" s! B+ n6 D# ?7 D
2） DDR_CLK(包含所有的CLK+/-信号)
7 h5 d D' u' S! m; V2 P2. 布局时应注意以下几点：. u& Z5 Q( w L- E% [; m$ \
(1)对于DIMMs，匹配电阻应靠近第一DIMMs放置
8 d# v0 I3 C3 |, Q1 z* T; F对于RAMs，匹配电阻应靠近Sibyte放置7 B8 y2 H) p( ]' h/ G
(2)所有的上拉电阻摆放在最后一个DIMMs之后，每四至六个信号放置一个0.1uf或者0.22uf的0603封装的电容且靠近上拉电阻
1 S/ E; R7 [6 E" \3. 布线时应注意以下几点：/ {# A, @: C. u6 D |2 t! }6 t$ ~4 a% B
（1） 间距方面的要求- j, h7 Z7 D8 F8 A0 V2 y* Q5 d
（a） CLK信号于其它信号保持4：1的space% G5 h2 k& A q5 B+ h. B
CLK以差分形式1：1的space布线
5 L, {4 m: O l7 T$ W( h* G o% C（b）DQ/DQS信号以3：1的space布线，与其它信号保持4：1的space（3：1（即线边缘与线边缘的距离）＝3X线到相邻地平面的距离），为了绕线方便，我们把DQ/DQS分为九组，分别为
! _" |; p7 b" m$ s; m% c0 F# pGroup0:DQ(0..7)、DQS0
% S9 R! i+ U8 r6 p; \% o* c6 Z/ b qGroup1:DQ(8..15)、DQS1' W7 @0 L$ q6 c A2 a' }# z
/ R8 P: u8 Y* ]7 C% Y( _ X: v0 C) z7 ^4 R: }# B+ C
Group7:DQ(56..63)、DQS7
3 t% p' K( A1 g5 CGroup8:ECC(0..7)、DQS8% w3 Y' h; m3 V" W8 J; L
（c） A/C信号以3：1的space布线，与其它信号保持4：1的space
' Z8 W+ B$ w; e( o（2）长度方面的要求2 p! ]# N5 n( J
（a） A/C信号尽量短，但信号间需小于+/-1500mil的误差
6 \0 n+ e t& |4 P（b）CLK信号差分对本身做+/-12mil，差分对间做+/-50mil的误差，且满足Length=SB..PLL+PLL..DIMM-PLL..FB( t7 Z9 L% F+ n4 W0 C
SB..PLL=Sibyte至PLL Clock buffer的长度
; ?# G0 B- _; B S+ e. N* Z. L* wPLL..DIMM=PLL Clock buffer至DIMM的长度
! v: \( r W. ?/ G# fPLL..FB=PLL Clock buffer的反馈时钟长度
1 Z7 k- Z; b8 c) p2 r2 \对于DIMMs
1 E0 {3 W" m4 I1 E/ H/ V+ CLongestA/C+6in<CLK<ShortestA/C+9in6 l. }9 E% B! m# v+ s% i
对于RAMs
% N* N* h K. O# QLongestA/C+4in<CLK<ShortestA/C+7in: D2 ^2 X; R/ M s$ H& f' E6 q
（c） DQS(0..8)做 +/-400mil的误差+ w# E4 T! C% F i( e' E
对于DIMMs@167MHz
) s% L2 ~8 Z8 LCLK-7in<=DQS<=CLK-1in8 u, |) |$ \. [- q$ o" l/ o- [0 g
对于RAMs@200MHz; e. Q! q+ y! U/ y9 u+ S$ R
CLK-5in<=DQS<=CLK-2in
5 m% J% x* _$ u' i+ a: D+ Y+ @（d）DQ/DQS信号组内做+/-50mil的误差0 i: o" A. H# U5 h7 M
（e） 所有的DQ/DQS长度都需加上Sibyte的Pin内长度
9 X( [2 K9 @8 e0 z/ P3 S! E7 |8 Q4. 单线阻抗控制在60Ohm，差分控制在120Ohm) B: E* C! c* x# O
5. Topology7 c3 F* M9 L: a3 G+ Q
（1） 对于A/C信号# J; M0 r% u, c( S
对于DIMMs VTT
" W2 w) v& o7 E. `Rpack. C- ^4 I- K1 Q9 e4 u, S
. x" [6 }8 i$ W; X( T0 m, d
Sibyte" I+ g) \8 I* w) L
+ y0 E7 Q5 f; q4 p; W; h9 W4 AA/C
$ M! Z6 F3 D* n+ m对于RAMs
" I5 ~% ^ x/ |5 y9 ~, C$ E7 l \1 Q* d& M2 R5 X7 b
Ram03 ~. Y& d2 g" u3 O% U7 Y8 e$ M
Ram1
- L! A" E- q" {8 t' CRam25 h, P% |; K$ l I
+ A! ]0 _' ` r# |Rpack. ]& s" ^" T& s" V9 U
- K4 N4 Q# b3 t" \
Sibyte* c' O+ S) O$ g3 ?$ T* m
/ ?" z7 r+ c& K
A/C @5 H8 @: K* x6 y
Ram3 ; `/ J3 a# I! E8 G( D4 M5 R
Ram4 + ~( D8 [4 t4 p1 b
（2） 对于DQ/DQS信号
7 g$ {7 @% @$ d/ t7 m& i+ |Sibyte
4 [, n+ ] q* Y8 q4 o# k- I; \, i V" `
Rpack
: D+ Q; O1 b0 G2 o# o/ Q4 z% R/ wDQ/DQS e0 j) k9 A: Q# z* @. u
0 ?; }$ `3 C5 l" f: p
（3） 对于CLK [+ g* @# w9 C
Sibyte$ T1 j, G* N& v& m8 X! p9 H3 k* N
: r$ M; i3 o O: R' s3 P* f3 FPLL / {' t# b3 Z- F9 k
SB DIMM/ | l" m+ O, O/ U, E4 ]
FB
: F5 T3 D6 h' i( v( F+ i* H6. 布线要点- N d& s/ x1 L% v. p ~ P
（1） CLK以差分形式布线，抑制共模噪声
' O8 o- b9 z) P9 S- \（2） 同组信号以相同层完成，尽量不换层，同一信号若换层，要有共同的地回流平面，若没有共同地平面需在过孔处加地孔. ?7 ^3 U$ c) h- x+ g, C
（3） 使用排阻以节省PCB空间) u' Z- f% d8 q( K% ^8 S
（4） 排阻到DIMMs用表层处理，尽量短、顺畅 |
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发表于 2009-4-28 20:44
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