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本帖最后由 lzhcqu 于 2009-4-28 21:21 编辑 " Z! X" a" o3 |5 f" X9 O4 m) w
* D/ N7 `* p9 T. }9 w' l- b
同步动态随机存储器（Synchronous DRAM，SDRAM）：是目前主推的PC 100和PC 133规范所广泛使用的内存类型，它的带宽为64位，3.3V电压，目前产品的最高速度可达5ns。它与CPU使用相同的时钟频率进行数据交换，它的工作频率是与CPU的外频同步的，不存在延迟或等待时间。
( F. r7 {7 C9 m3 z. |" i) s双倍速率SDRAM（Dual Date Rate SDRAM，DDR SDRAM）：又简称DDR，由于它在时钟触发沿的上、下沿都能进行数据传输，所以即使在133MHz的总线频率下的带宽也能达到2.128GB/s。 DDR不支持3.3V电压的LVTTL，而是支持2.5V的SSTL2标准: E' ^2 y9 C- W( L
（一）. 关于 SDRAM \1 X& W7 n5 C/ ^" P( c
Pp芯片; `# \) I* Y" V: H2 {0 W5 o7 N
. z% v* Q7 G6 N5 s* G
Sdram芯片
) N5 \, Z' h, I
+ Z% ?5 i& X& e4 j8 eData、Dqs
$ M, l! m) {6 B1 ]" s/ o& ~- UClk0+/-
4 F% c3 w( h: U" h8 i" A- qAddr、Ctrl
7 o/ _5 {! p: DSdram芯片
) W# F- g. b% b) v4 {, {0 S$ K. {# {0 @. b3 v' S# O
Clk1+/- Fb、St
1 [' r- V& E! ?Data、Dqs
' j( z$ L' K. q. ~3 B: T( X1． 信号分组：我们一般把它分为六组
& F l# u8 T% a& f（1） Sdram_adrctrl(包含所有的地址和控制信号)
9 I( X/ Q+ u% {! k. T+ ?* }% I6 y; t; Q（2） Sdram_clk（包含所有的时钟信号：clk0/1/+/-，Feedback_clk，Startburst）! C" k9 P! A0 K+ \4 f( i
（3） Sdram_dqs_l（包含DQS0..3）+ H3 {9 s* S: w1 S" z: Q
（4） Sdram_dqs_h(包含DQS4..7)
+ h3 U, U' Z! x: B Z( I3 |（5） Sdram_data_l（包含DQ(0..31),DQM(0..3)）6 G$ o3 y% e* u8 L ?, B
（6） Sdram_data_h（包含DQ(32..63),DQM(4..7)）
% {0 J7 P! c+ A7 G7 ]2． 布局时应注意以下几点：; g4 ?9 E4 ~# N* y
（1） 使用0402封装的上拉电阻* n/ o7 B) \; I' E( O- l) m
2） 上拉电阻靠近SDRAM端摆放
# ~) p. \3 e3 V% x9 I) `（3） 每四个电阻旁摆放一对退耦电容，且第一个为Vtt to Ground类，第二个为Vtt to Vddq类
5 w: Z% G: Q; C, M* W/ z（4） 退耦电容尽量靠近SDRAM的对应管脚摆放; U" W2 O$ Y' E8 T3 r \+ F" k
5） 参考电压的小电容应靠近SDRAM的管脚放置. a$ I5 q; M$ Y0 y. j
3． 布线时应注意以下几点：
7 X' g8 W2 Y$ {（1） 间距方面的要求：9 H- J# r* p& {+ a; c: p6 }) R
a) CLK、DQS信号与其它信号至少保持20mil以上的space
( I! F8 r" p0 l(b) DATA信号与其它信号至少保持15mil以上的space（DATA信号组与组之间也要有15mil以上的space），为了绕线方便，我们把DATA信号分为八组，分别为7 j8 D6 B4 O! M' E( [- H7 v# i
Group0 Q(0..7)、DQM0、DQS0
, ]. Z, O+ K1 k$ H% M ^$ z/ G+ x8 ZGroup1Q(8..15)、 DQM1、DQS1
9 O* s4 X3 X: M( d* j9 AGroup2Q(16..23)、DQM2、DQS27 g8 c1 r- ~1 p- d- y1 O
Group3:DQ(24..31)、DQM3、DQS3) J1 O" a4 N( | B. D
Group4:DQ(32..39)、DQM4、DQS42 w& C8 l; g3 t3 o) m1 T, E9 Y S
Group5:DQ(40..47)、DQM5、DQS5
+ N. ]3 Y* \2 A3 ^Group6:DQ(48..55)、DQM6、DQS6% y4 F. u$ D9 Z1 S- l- z. J
Group7:DQ(56..63)、DQM7、DQS7: {; Q% j$ J6 L
(c) ADDR、CTRL信号与其他信号至少保持15mil以上的space6 C0 G5 F5 T1 E9 w
(2) 长度方面的要求：
6 F* V: r1 f" A u: D（a） 差分时钟对做误差+/-10mils: k: ^* E$ N# q
（b）DQS(0..7)做误差+/-250mils5 a6 I0 F# A( T: O8 x
（c） DATA信号组间控制在+/-250mils，本身做+/-100mils
" k. s: b1 T5 B, b R（d）ADDR信号与时钟信号控制在+/-850mils，同一信号的两分叉的长度控制在+/-50mil8 \8 c1 N3 s# i8 E" l" w
（e） Feedback_clk、Startburst这两信号要等于DQS(0..7)平均长度加上CLK0/1平均长度，即 Length(Feedback_clk、 Startburst)=Average_Length(DQS(0..7))+Average_Length(clk0/1/+/-)
" I# T, z" n# c& p5 F4．单线阻抗控制在50ohm，对于地址和控制信号，分叉点到两SDRAM（可能的情况下）的阻抗控制在60-65ohm，以确保阻抗的连续
- {0 ~+ \4 S3 Q' z* w, C9 p( @5． Topology
# b i1 l" @* @8 w+ Z(1) 对于CLK、Dqm、Dq、Dqs信号
: A2 P, e! D$ { ]$ P* wDriver/ }: I" P5 y# x6 }6 M
4 K- f9 k# g! sResistor! b' F$ m$ C: c& B
! t4 {6 _3 v( R0 i% m. w. y: YSdram
- @% Q) s6 }' i- f( v4 V' o
( w( s" R' W* W5 [- y(a)
2 O" O! i/ M% Q; v- f: N! L' V: Q6 hSdram至Resistor尽可能的短
: T( V: i. D) u5 o9 Y9 qSdram
. }# T2 ?' Z" O
& R) t( ^ S# U" e# P1 gResistor
4 Q9 [7 o% h+ M) H; u9 S. b1 @9 z0 R6 p4 ~
Driver
/ g8 z" w) L2 j" S1 ~( j* F; m: {. x) P, z9 m7 v# d0 C
(b) * ~5 u3 Y& x7 @6 l9 g. u
Resisor至Sdram尽可能的小于0.5inch
4 m: x% c% Y4 Q3 v1 b(2) 对于Addr、Ctrl信号1 }" h; v0 a9 E- L1 R7 k
Resistor
5 D# C/ R' G2 }, [5 C0 K; @6 V* _+ z* f% H' N
Sdram
0 K2 i- x i2 i/ K% e) vDriver
! e4 P8 E2 ?: s& h& |3 a6 T- VSdram: h8 a; E2 C6 {
& ~, Z4 L) | W M9 H; h! y
Resistor
# B5 w K/ N. y6 b% N: e; N( g) y4 [
0 B. z/ ]9 q$ z X- t' l) GResistor至Sdram尽可能的小于0.3inch/ `" a: H1 g! @( y u
3) 对于FD_CLK、Startburst信号 + }# n' ~7 u; h3 |+ C
Driver9 m' `- H9 n' Q' l4 x6 ?5 ? {
" J2 E; J; V7 W `# bResistor' B. I8 d1 a( W9 V* u
- m/ C: M( V! P1 qResistor
; @. B% |* v3 U; q" x0 ?" ]! }
6．布线要点：
8 Q2 u$ i8 ~: @" d4 H（1） CLK0+、CLK0-以差分形式布线，抑制共模噪声
5 U( K1 N, m: a2 u) m" ]（2） CLK1+、CLK1-以差分形式布线，抑制共模噪声1 ]. _' M% r7 I# L) H% d1 H8 c
（3） 同组DQ信号可以任意交换，以改善布线
' L* h- b3 I& z9 ~7 ~6 D4） 在同一SDRAM中，每两组信号可以任意交换，以改善布线, M* b8 u1 W E9 K V6 C3 k
（5） 对ADDR、CTRL的Y型拓扑接法应注意将过孔放置在两SDRAM之间，确保两分叉的长度相同且短
h4 l% k/ T2 N) I! O（6） 同组信号相同层完成，同一信号若换层，要有共同的地回流平面，若没有共同地平面需要在换层处加地孔
$ G8 P& d+ d7 U- B7 b& b+ {（7） 使用0402封装电阻以节省PCB空间
- b* M2 [4 l# L. `3 T1 W8） 尽量少过孔+ p$ E9 }4 C- ?4 D# i/ m
7．电源的处理3 |% s3 |( f; f `
VTT用两表层铺铜处理，在其周边均匀的打一圈孔，0402封装电阻管脚处用走线接铜处理，避免两电阻间连锡，造成焊接不良；其它电源用平面层处理。
8 K) O M8 Y- s1 h. b) I" `' T二）. 关于DDR SDRAM
' n8 D9 n: C x& c2 v WClock Buffer- i0 {# I0 A6 N. N
0 Y+ ]. v: _3 x- o1 |& ?
Clk0+/- Fb / _1 |) w/ l0 @( A' F
Clk1+/- 5 [8 n& W0 P, {3 N" i( W1 {
Sibyte8 |9 Z" h& q1 A w0 x
) C7 ?2 _ C8 ~! A! x/ F Clk2+/- Clk+/-
0 S6 P3 ?, D3 P' v Addr、Ctrl
6 c$ o: s! W" \: n! ]: O# u1. 信号分组，我们把它分为三组
0 {. K0 T% \( O8 e+ v( J: Y' {（1） DDR_A/C(包含Address、Control信号) }8 O) z2 i/ O6 F1 y
2） DDR_CLK(包含所有的CLK+/-信号)
* A' H* R- ^$ g) h$ t6 F2. 布局时应注意以下几点：
6 I+ f' X2 y* p5 g4 q0 m (1)对于DIMMs，匹配电阻应靠近第一DIMMs放置
' @' F* K6 Z1 c6 h$ z6 i' i7 `' m% b6 L对于RAMs，匹配电阻应靠近Sibyte放置1 n8 C0 b1 x' i* U: ]) H: m
(2)所有的上拉电阻摆放在最后一个DIMMs之后，每四至六个信号放置一个0.1uf或者0.22uf的0603封装的电容且靠近上拉电阻1 X9 @1 u' d& N# P8 B
3. 布线时应注意以下几点：
1 q& g3 S) w0 J; N8 E; D5 G（1） 间距方面的要求
$ n" d3 z" B$ o) t: e$ s7 V2 d0 h（a） CLK信号于其它信号保持4：1的space( | {# o. u$ r1 M# L( r
CLK以差分形式1：1的space布线0 M! J4 H& w0 f3 h
（b）DQ/DQS信号以3：1的space布线，与其它信号保持4：1的space（3：1（即线边缘与线边缘的距离）＝3X线到相邻地平面的距离），为了绕线方便，我们把DQ/DQS分为九组，分别为( G" v( g9 \, d. O0 f
Group0:DQ(0..7)、DQS0
) y; W0 b- r+ `' \2 _Group1:DQ(8..15)、DQS1# d) d* [$ u9 ^; o1 x2 `
- C. e) Z6 F; _* N$ X8 d+ T3 v
! i3 Z, I0 p5 a3 o8 R% MGroup7:DQ(56..63)、DQS7
3 F6 I8 _. m6 V. w" nGroup8:ECC(0..7)、DQS8
6 n! r) {7 b$ a" N# j" p) S; A5 [（c） A/C信号以3：1的space布线，与其它信号保持4：1的space* j5 N8 x _7 j. `2 W2 M
（2）长度方面的要求
) l; O4 \+ p% ~3 E2 c1 P8 q（a） A/C信号尽量短，但信号间需小于+/-1500mil的误差
5 f% N, t2 L# J（b）CLK信号差分对本身做+/-12mil，差分对间做+/-50mil的误差，且满足Length=SB..PLL+PLL..DIMM-PLL..FB
$ G# p# \+ x( Y3 z5 Y" `, GSB..PLL=Sibyte至PLL Clock buffer的长度
" q9 @8 _1 Z6 `( OPLL..DIMM=PLL Clock buffer至DIMM的长度
4 X1 V5 y8 c$ W. M+ r- \PLL..FB=PLL Clock buffer的反馈时钟长度' X. v: Q8 W# y7 }& P9 f
对于DIMMs! ^; c2 }; i, [* A
LongestA/C+6in<CLK<ShortestA/C+9in* v4 {0 n, i" @5 B- I. Q) F/ W7 y
对于RAMs) W4 l5 V) r6 F6 O( r1 J% Z
LongestA/C+4in<CLK<ShortestA/C+7in. J) N% v' B5 T) J* {% f5 X* i
（c） DQS(0..8)做 +/-400mil的误差
8 y% y7 D0 u8 b& m0 C/ Y7 {1 R对于DIMMs@167MHz9 b$ Z- ^' r" I) [- i: B
CLK-7in<=DQS<=CLK-1in6 h+ e$ C1 y) g! J e' v. u* W0 t
对于RAMs@200MHz+ @! ^0 L4 T) p
CLK-5in<=DQS<=CLK-2in( D% ^9 T# _& E
（d）DQ/DQS信号组内做+/-50mil的误差9 ~( p6 f4 g* y
（e） 所有的DQ/DQS长度都需加上Sibyte的Pin内长度) H( L6 l+ A9 n' [7 o4 m
4. 单线阻抗控制在60Ohm，差分控制在120Ohm
: `1 V% x4 T: Q$ W5. Topology
, z+ y7 e) @$ g6 \* E（1） 对于A/C信号8 z6 ^, J6 i" L- M7 p, {
对于DIMMs VTT + w- s- e9 f6 o$ R! I9 m
Rpack
4 g7 F$ ^) N- ^+ C. k: K2 J/ B1 A3 O
& S. y+ x) ^* a- {Sibyte9 _) ]) K/ r% ]
' ` p, f, R7 e+ T$ FA/C + g$ @ G8 H( E+ H
对于RAMs
* L) q: s/ T- Q# J7 F) {8 K
' }* H% \5 H8 B9 n8 g( LRam00 ]$ x) {# _1 |0 T3 w! z: M8 W
Ram1
& ^ ?3 D" H1 ]: v5 g' K1 L1 _) uRam2' l& h) B9 h4 e
/ `$ F8 S4 [, Q: o* Q' B6 [Rpack4 ?3 F. s% ?' e4 w3 W
m+ C. W! {' r3 QSibyte
8 v# _1 l# J( U9 Z M1 z0 u( _/ J; I
u' e0 J3 P- c. yA/C 9 p6 v5 X7 a$ S/ b$ [
Ram3
- ]2 G$ u7 _ H2 uRam4
: ?+ D# ]2 U2 U2 l! ]5 ^（2） 对于DQ/DQS信号9 E5 q3 ^, T/ y7 G4 R
Sibyte
7 I" k5 Y( ~4 a9 A1 v# ?3 X$ B0 {: ]" @
Rpack$ U' {' y) A( I1 L/ D
DQ/DQS
2 ]8 o6 Q2 ~2 }, |0 E; \9 z- d
$ m# C5 E4 O7 R! W- H3 Z' L（3） 对于CLK
* \. ~4 c0 N3 j5 W8 L& R% J+ ]Sibyte1 {$ }) q" p( C: ?' s' D0 z
& t3 [: f6 |7 T' T+ |
PLL
1 S4 H- s* G! B+ G$ }) O* B2 oSB DIMM
) H+ S3 w: p1 C; M1 CFB
; s( A8 z4 w$ f1 Q6. 布线要点
- C& K# A+ x# i6 ^( [7 i. q（1） CLK以差分形式布线，抑制共模噪声
5 U& w! Q" Q i& I7 c; A M! E（2） 同组信号以相同层完成，尽量不换层，同一信号若换层，要有共同的地回流平面，若没有共同地平面需在过孔处加地孔
& W/ ]& f$ B) R: Q! x- b' M$ R（3） 使用排阻以节省PCB空间# h7 u$ R: N0 s( x
（4） 排阻到DIMMs用表层处理，尽量短、顺畅 |
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发表于 2009-4-28 20:44
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