ddr RESET讯号线要和地址线一起做25mil误差吗？

树苗宝宝

今天看到一份DDR3的设计指南，里面提到RESET要和地址线一起做正负25mil的误差，感觉有点疑问，个人认为是可以不用的，你们觉得呢？

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qingshanke

保险起见，做了最好，也不差这一根线。不过我们通常也不做reset的等长

树苗宝宝

qingshanke 发表于 2014-9-4 12:04
: P1 e7 L. y1 p5 K* B3 a保险起见，做了最好，也不差这一根线。不过我们通常也不做reset的等长

( m. m, A2 E9 H* [有时那根是最长的，实在是不想大家为了它去加长。

zuoyy

我们以前做的时候地址线时钟线控制线好像全部在一起匹配等长……数据线单独匹配~

树苗宝宝

zuoyy 发表于 2014-9-4 15:05
, e! j! R, }' h8 M我们以前做的时候地址线时钟线控制线好像全部在一起匹配等长……数据线单独匹配~

* l5 L7 U$ U  S' |, {是啊，我们也是这样啊，但是那根Reset要不要和地址线控制线时钟线一起做等长呢？

himonika

一般按照手册来，但不是所有手册都有这个要求。

zuoyy

树苗宝宝 发表于 2014-9-4 15:42
是啊，我们也是这样啊，但是那根Reset要不要和地址线控制线时钟线一起做等长呢？

最好按照芯片手册来吧，它既然这么规定了，自然有它的道理，而且地址线之类的稍微长一点关系不是很大吧……

树苗宝宝

himonika 发表于 2014-9-4 16:30
一般按照手册来，但不是所有手册都有这个要求。

' h( k- i3 c5 b7 D不是芯片手册有要求，而是在网上看到有份DDR3的相关设计规范，说把这根reset规划到地址中和地址做等长，所以就有此疑问。就是想知道平时大家这根线有没有做等长。

树苗宝宝

zuoyy 发表于 2014-9-4 17:30
& Y) L+ U3 m: z- E# ~9 h9 v" r% I最好按照芯片手册来吧，它既然这么规定了，自然有它的道理，而且地址线之类的稍微长一点关系不是很大吧… ...

- i) ]$ |4 l, }. Z6 v4 q# |芯片手册没要求哟，我自己在看别人总结的DDR3设计规范提到这上点才想问一下。

himonika

树苗宝宝 发表于 2014-9-4 17:57
不是芯片手册有要求，而是在网上看到有份DDR3的相关设计规范，说把这根reset规划到地址中和地址做等长， ...

网上的资料有些时候会误导别人，我们还是优先查看器件本身的datasheet，或者与ddr搭配的主芯片的datasheet，如果能得到很好的技术支持的话，那可以拿到硬件设计指南，里面多数会涉及到这个主芯片与ddr的layout要求。

fengyu6117

The signal reset_n is not required to meet the skew constraints in this table.
" p/ \; N$ ^. ]4 H& r+ [3 PXILINX的FPGA规范原话，楼主可以放心不管他。