DDR3的地址线的上拉电阻需要做等长设置吗？

lzwandny

看到别人的约束里好像没有设置，不知道要不要设置？

cousins

不需要  你要等长也没错

lzwandny

cousins 发表于 2014-11-22 09:33
& V  _% m' ]  x不需要  你要等长也没错

! S  e# q! e5 _5 |/ Z7 m; h; D那这个上拉电阻走线的长短有要求吗？感觉太长了不好啊
. |; Y$ O- q1 t

cousins

不是有种功能叫做write leveling吗，多和软件沟通沟通。
若为daisy chain，则最远的ddr和clk做下长度控制，不要超出clk长度300mil以上。
若为T chain，全部都可以做不超过clk长度300mil以上的控制。
6 V) N; w4 A! y+ @1 [  p4 V& X至于等长，2T没你想得那么严格，1T你就以卡在100mil以下。

Coziness_yang

cousins 发表于 2014-11-22 12:45
不是有种功能叫做write leveling吗，多和软件沟通沟通。
  [! T' f; P/ V若为daisy chain，则最远的ddr和clk做下长度控制 ...

在这里不能用一个绝对的数值来表述，要看Leveling的能力，即算法问题，还有就是要看你设计的DDR3的信号速率，一般都是看leveling的调几分之几的CLK。所以这个才是决定你可以设计的skew是多大。

cousins

Coziness_yang 发表于 2014-11-22 21:11
在这里不能用一个绝对的数值来表述，要看Leveling的能力，即算法问题，还有就是要看你设计的DDR3的信号速 ...

, \8 K/ Y0 Z$ `9 D1 j1 M# ]% B6 a那不如仿仿看，我所说的规则能不能满足你的大部分controller和ddr3的skew要求。
4 n/ X2 V' d$ J5 ~; p
. {2 W; [9 W" @' ]" ]- Y

Coziness_yang

cousins 发表于 2014-11-24 10:51
# K: a. I" h9 j4 Y( W& u5 n那不如仿仿看，我所说的规则能不能满足你的大部分controller和ddr3的skew要求。

+ K. H+ [( I: A( l+ J1 K* ]300mil的skew就相当于51ps，而对于DDR3的1600Mbps的信号线来说，CLK的周期是1.25ns，所以对于300mil的来说还是没有问题。但其实在实际的DDR3绕线时，我们的设计基本是等长，基本放在100mil以内。
" H% |" L% s" Q+ A4 ~7 _" F( c5 p

菩提老树

尽量短点，在300mil以内会好点，VTT以拉线的形式做，不用铺平面

sbitxihc0616

放在最后一边DDR那里，最好做等长

shark4685

短短短

ljt120

末端匹配电阻，就是一个端接。和时序没有多少关系。不用作等长，但是有长度要求。走线越长，端接效果越差，一般要求500mil即可。