第一次画DDR2,没有经验，求指点！！

零零落落

4 K: y7 ]) c; n说明：   信号层1：
(1)为时钟线CK_P和CK_N,规则设置为，线宽6mil，差分对内线间距为6mil，差分对于其他DDR信号间距为20mil，走线长度CK_N为1406mil，CK_P为                1408mil。         
(2)为数据信号组，DQ0~DQ7、DQS0、DM0，线宽为6mil，组内走线间距为8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±10mil
: Z% a! C" r8 [' B* I6 S5 J* K  o6 b(3)为控制/命令：RAS、CAS、CS等信号，线宽为6mil，走线间距为8mil，走线长度以时钟为参考，±100mil
( L" {/ Q) O( c6 Z0 l3 C& d信号层2:
: \0 V! B7 g' T0 B(4)为数据信号组：DQ8~DQ15、DQS1、DM1，线宽为6mil，组内走线间距为8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±10mil
! h$ H0 N. G7 ^( ~9 q(5)地址线：A0~A12，线宽6mil，走线间距8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±100mil
底层：6)VREF:线宽10mil
(

/ U" R9 {1 H; q3 v( a
( Q( e% p8 v$ Z" R- \4 e" e



6 ^  }- I8 m3 C9 o# S

霹雳风雷

说明：   信号层1：6 ^; F9 v: _6 C9 O
0 Q9 E8 N! F9 v6 L, e6 f(1)为时钟线CK_P和CK_N,规则设置为，线宽6mil，差分对内线间距为6mil，差分对于其他DDR信号间距为20mil，走线长度CK_N为1406mil，CK_P为                1408mil。
线宽是要算阻抗控制的，不知道你6mil有没有考虑，线间距是要考虑串扰等SI问题，不知道你是否有客户的要求         
5 Z8 t% G- `# d4 N0 {(2)为数据信号组，DQ0~DQ7、DQS0、DM0，线宽为6mil，组内走线间距为8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±10mil3 U" m; D7 Y" |) w( M$ {
! B- ]! i3 T( p" \Bus和差分信号最好在同一层出线，其他没有问题
(3)为控制/命令：RAS、CAS、CS等信号，线宽为6mil，走线间距为8mil，走线长度以时钟为参考，±100mil% D/ X3 O# m0 O( N, f. a
  O8 @( }& {# C4 W9 x* [控制命令不是特别重要，随便走走就好了，一般没有配等长要求
信号层2 @/ i2 ?* n# c5 i3 `
(4)为数据信号组：DQ8~DQ15、DQS1、DM1，线宽为6mil，组内走线间距为8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±10mil
(5)地址线：A0~A12，线宽6mil，走线间距8mil，与其他DDR信号间距20mil，走线长度以时钟为参考，±100mil
) V2 X' g. D: j地址线一般有等长要求，具体tolerance要看每个芯片的datasheet
- B* D0 C: E4 W  m0 g7 {8 N  n底层：6)VREF:线宽10mil; V
VREF不重要，基本10mil也可以了，如果是多个DDR2的公用的话，最好再宽一点

yuwenwen

VREF最好在电源层分割一块给他。CLK线最好包地

myl593799546

霹雳风雷 发表于 2015-1-30 16:23
2 e  s5 c8 V$ i. d8 C& E( ?" P说明：   信号层1：6 ^; F9 v: _6 C9 O
* p1 |& f" n4 x' W(1)为时钟线CK_P和CK_N,规则设置为，线宽6mil，差分对内线间距为6m ...

1 t9 J& Q6 R  v$ T3 s# D' U第二点，有些线交差了可以换层吧，按你的意思换层后要快进快出再次回到同一层来么？

霹雳风雷

myl593799546 发表于 2015-2-1 23:44
第二点，有些线交差了可以换层吧，按你的意思换层后要快进快出再次回到同一层来么？

. o& v5 O0 G. r4 a$ l- o% v每组线的数量不多，稍微绕一下，基本都可以出来的，自己尝试一下

钟爱淡蓝

确定是第一次画DDR吗？很多人画过Ｎ次都没你这效果哦～～

dzkcool

第一次能做到这个程度已经是非常人了

零零落落

霹雳风雷 发表于 2015-1-30 16:23
说明：   信号层1：6 ^; F9 v: _6 C9 O
7 r4 @& l6 N+ c" z" @, k(1)为时钟线CK_P和CK_N,规则设置为，线宽6mil，差分对内线间距为6m ...

多谢指点，一片DDR2的数据信号组，DQ0~DQ7 DQ8~DQ15分别在两层走的线，时钟差分线，底层连接一个电阻，这个用ALLEGRO等长约束的应该怎么设置？差分线出有过孔，这个算等长的时候应该怎么算？地址线有等长要求是以时钟为参考么？
9 {' e  t; ?  D

零零落落

yuwenwen 发表于 2015-1-30 16:30
* P1 \8 `' b9 [9 T8 wVREF最好在电源层分割一块给他。CLK线最好包地

) \7 E1 D; b8 x9 K- t8 e多谢指点，多谢！！

零零落落

钟爱淡蓝 发表于 2015-2-2 14:13
# P+ f0 r3 I( e8 q) U2 F" k0 G确定是第一次画DDR吗？很多人画过Ｎ次都没你这效果哦～～

确定是第一次，第一次用ALLEGRO！！
# o% g6 C  m& P' t$ ~6 o5 V* h0 i

零零落落

dzkcool 发表于 2015-2-2 14:51
) O; _, p& [) `+ J# O# h6 Q第一次能做到这个程度已经是非常人了

4 F3 u7 L6 E8 f- s0 u第一次画，不知道绕线有没有问题

dzkcool

零零落落 发表于 2015-2-2 15:15
第一次画，不知道绕线有没有问题

不错，很好，你做的已经很到位了。

霹雳风雷

零零落落 发表于 2015-2-2 15:12
2 P. G2 z  W  X: A4 g多谢指点，一片DDR2的数据信号组，DQ0~DQ7 DQ8~DQ15分别在两层走的线，时钟差分线，底层连接一个电阻，这 ...

多谢指点，一片DDR2的数据信号组，DQ0~DQ7 DQ8~DQ15分别在两层走的线，时钟差分线，底层连接一个电阻，这个用ALLEGRO等长约束的应该怎么设置？这个你自己上网络上查找一下吧，网上很多的，这里说起来比较麻烦，
差分线出有过孔，这个算等长的时候应该怎么算？
把孔的长度也计算了，在constraint中有个设置，实际上，对差分对来说没有什么影响，毕竟差分对都是同一层走，即使你要切换层的话，那切换孔的长度也是一样的。
地址线有等长要求是以时钟为参考么？
随你，没有什么具体要求，可以不参考他们

1 d# C+ _1 R  c" i) m% r' B, E

零零落落

霹雳风雷 发表于 2015-2-2 16:40
多谢指点，一片DDR2的数据信号组，DQ0~DQ7 DQ8~DQ15分别在两层走的线，时钟差分线，底层连接一个电阻，这 ...

" b) {: W' }; }& y+ A  n多谢！！DDR2带端接电阻，等长约束设置是设置XNET，但是我这个差分队连在电阻两端了，然后在走到DDR，这个也是设置Xnet么，第一用ALLEGRO，就没弄明白怎么设置。我这绕线有什么问题么？十分感谢！！

owencai

楼主第一次都画的这么帅气，蛮厉害的，点个赞！