allegro16.6如何走T型线？

L_Q

一个DDR时钟差分线设置为T型走线，但是连上线后，出现DRC错误。
3 G% l) M1 v: z4 p请教一下，是哪里出错了呢，正确的走线方式又是怎么样的呢？
2 `! a( n% S. s
# T5 u- ?, P* x+ e错误如下：
% c0 V2 F6 b! Y7 C9 QLISTING: 1 element(s)
2 d* `: V% Y$ G$ p
$ f- F9 U& \- a; K) _3 T           < DRC ERROR >

/ {4 @/ o3 X* _$ ~  Class:           DRC ERROR CLASS
  Subclass:        ALL
  Origin xy:       (-772.35 1153.00)
  Constraint:      Net Schedule Topology
  Constraint Set:  ECS2
  Constraint Type: NET ELECTRICAL CONSTRAINTS
) v3 p! z7 Q7 G6 @7 ?
# R9 z1 R6 w* M2 J  Constraint value: VERIFY
9 R! [2 f1 N- G' f5 s1 P  Actual value:     DOES NOT VERIFY

- _& p8 M- {+ b& V& \: K  - - - - - - - - - - - - - - - - - - - -
7 g2 A9 j* J6 X* ?+ N  ]# W" P9 g  Element type:    SYMBOL PIN
  Class:           PIN
) I0 a8 d( g; @
  PIN:          C254.1
" N( I4 p4 T+ o+ [* d. w% x8 @  pinuse:       UNSPEC
' |' {% ^9 m! t; q$ S8 @) j0 y  location-xy:  (-772.35 1153.00)
  part of net name:  DSCK#
# {+ ^- X. P! a5 ]0 J& N3 T  - - - - - - - - - - - - - - - - - - - -
  Element type:    RATSNEST TPOINT
' D# f# Q" p5 m* |( H! O8 B  Class:           DRC ERROR CLASS
% U& n1 Q7 ?0 w7 A+ ~  Subclass:        TOP
# a* \8 _3 u3 C/ s- o% k
  Name:            DSCK#.T.1
) r5 ~) o% Z$ D" j5 T# f; H9 m
  (-745.00 970.00)
% ?) h3 T9 z4 S: l' F1 S
0 d. j8 a3 V- a+ w: o; E/ x/ V  - - - - - - - - - - - - - - - - - - - -


5 {3 `0 g/ |4 B3 a- d8 x

dzkcool

走线拓扑不对，也就是走线的连接顺序与约束规则设置的不一致。正确的走线顺序要看你板上的约束是怎么设置的。

layout小二

https://www.eda365.com/thread-107264-1-1.html

去时漫天雨

ddddd

去时漫天雨

特意在里面找T型线设置，一个没看到

去时雨漫天

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