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一个DDR时钟差分线设置为T型走线，但是连上线后，出现DRC错误。
8 e' g# P1 S, e请教一下，是哪里出错了呢，正确的走线方式又是怎么样的呢？7 B- O4 p) y- i- V8 N' Q9 i z4 i
; d% R) k: F/ |3 t错误如下：% V7 T/ u' O3 D" d+ s) [
LISTING: 1 element(s)
7 d( O* s1 b: z: u9 ^% ?5 a
- E2 x; R& k# C) K' R < DRC ERROR >* \9 {3 w* e0 i
' r% `' P8 L M6 {" W/ d0 J$ a Class: DRC ERROR CLASS" ?0 I1 y) @" L5 x0 M7 J- j( V
Subclass: ALL: H. H: j0 D C
Origin xy: (-772.35 1153.00)
; i; X6 Q! r% c1 ~5 M: k; e Constraint: Net Schedule Topology( g4 q- P) ^6 g m% Y) {" c& ]
Constraint Set: ECS2
: W+ C% n/ {4 B; \ Constraint Type: NET ELECTRICAL CONSTRAINTS j+ P6 R, K/ g. C( v0 L4 ~
" M$ \1 j. N! p5 D) s+ C2 [ Constraint value: VERIFY/ m6 X. N% C( ^. \5 }
Actual value: DOES NOT VERIFY: M8 b- f- |/ f* L7 {9 K% ?" j4 A
- v5 V% c5 ?3 C) u9 X) | - - - - - - - - - - - - - - - - - - - -
; t) `6 s4 z8 }4 q( y Element type: SYMBOL PIN" x& P/ N; r6 `' l/ l
Class: PIN
4 `+ ?* [/ M, u" \# t2 V' A* c: E$ B1 B9 Z3 J5 l/ i9 ~. G( ^
PIN: C254.14 b8 L2 }$ v! X+ o
pinuse: UNSPEC' g1 @8 z) d+ ?- I' P
location-xy: (-772.35 1153.00) : V# F1 f: m W
part of net name: DSCK#
" c% l/ b [" S9 {$ _ - - - - - - - - - - - - - - - - - - - -. F" C+ a4 @( c' `$ p8 m
Element type: RATSNEST TPOINT
# ^9 W- L- k! a Class: DRC ERROR CLASS
/ |- L: K6 _+ H: c# P Subclass: TOP, z' G$ Q. Q# q: y$ l% Q- r
0 t. j T; T! R9 h" O
Name: DSCK#.T.1
0 J, d& g. f* h9 B8 g$ E- {0 F) z% f4 K! ?/ [! u
(-745.00 970.00)
1 v- T0 b: }3 J# y% Y0 I/ i6 a4 ~$ u! K
- - - - - - - - - - - - - - - - - - - -
* r0 }8 l) c0 I- W) Y* D; |9 j% R$ f* ?+ V
5 o+ M/ U: W9 ~ `" h- e9 P |
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发表于 2015-3-19 11:15
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发表于 2015-3-19 13:27