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[Cadence Sigrity] SigXplorer中Rel Prop Delay问题

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1#
发表于 2015-3-27 15:30 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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allegro中,CPU到DDR的线,设置了XNET和T点,走线完成后,在显示等长数值的地方看 没有数值,黄色。; }+ v* N2 ^8 i; ]8 f
有几根线的在SigXplorer中看,没有设置模板,要这么解决,坐等回复& L2 F4 `, o& B6 x3 T
6 N. _) P1 ^$ b2 ^* I! k
点Cmgr图标等长处显示:
9 {+ Z" U" R( w" P, |9 z9 d, c  w. O2 @) k& i4 W2 z
在SigXplorer查看,正确的地方为:
9 R  t1 D, E( e( x
; G) r' k$ i# K4 D+ b; k: i+ p: A) x  Y4 k, U* v
异常的网络为:
8 S( _& ]) D/ L$ F2 k  Z % A! z' a7 [  y- x+ p' N$ P4 p9 e" r

+ l0 a1 m  S9 t! G4 N% ~

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2#
 楼主| 发表于 2015-3-27 15:31 | 只看该作者
就是同一组等长,设置模板没有到其中的2个网络。要怎么解决

该用户从未签到

3#
 楼主| 发表于 2015-3-30 16:54 | 只看该作者
最后用最原始的方法,删除T点和XNET再重新设置了
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