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[Cadence Sigrity] SigXplorer中Rel Prop Delay问题

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1#
发表于 2015-3-27 15:30 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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allegro中,CPU到DDR的线,设置了XNET和T点,走线完成后,在显示等长数值的地方看 没有数值,黄色。/ l9 |1 L+ v1 V- F) H$ C
有几根线的在SigXplorer中看,没有设置模板,要这么解决,坐等回复
3 L3 L2 C5 P6 E0 I5 d4 s
) H8 ?  i) l1 S/ r5 C点Cmgr图标等长处显示:
2 W, O( h8 _! d: l7 G# C9 Z$ c& G' X( s
在SigXplorer查看,正确的地方为:
/ O9 l) ^& \: S' i( Y; N. H# i4 U
% Y) G" ?  X* V$ B. k4 E5 Y1 U. M6 e1 b4 I  L) X5 F2 q
异常的网络为:
  A- t3 B8 O0 K
7 k4 p" R4 V2 t1 M/ _/ p, I8 Z  }( m" }; V) T: s3 U

该用户从未签到

2#
 楼主| 发表于 2015-3-27 15:31 | 只看该作者
就是同一组等长,设置模板没有到其中的2个网络。要怎么解决

该用户从未签到

3#
 楼主| 发表于 2015-3-30 16:54 | 只看该作者
最后用最原始的方法,删除T点和XNET再重新设置了
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