allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示一下错误

fangxiaoyan · 发表于 2015-4-21 19:24

dzkcool 发表于 2015-4-21 19:17! X3 `; {: J8 J# o' d/ s) V5 k# c0 S
先从你的原理图中导出网表，再用我的brd导入网表。

楼主，以第三方的方式导入你的PCB，OK.

dzkcool · 发表于 2015-4-21 19:53

fangxiaoyan 发表于 2015-4-21 19:217 c9 w6 q4 R. x+ J
导入的选项如图1，% Q8 N$ O, n' d3 x& z" C/ q

* W& ~% s& U) \, q( e导入报错如图2，

太诡异了，我出的网表中根本就没有你截图的这个device信息。

fangxiaoyan · 发表于 2015-4-21 20:15

dzkcool 发表于 2015-4-21 19:537 \: L" `) y) m/ U; c c. M
太诡异了，我出的网表中根本就没有你截图的这个device信息。

楼主把网表发过来下，以第一方的方式导入看有没有变化

dzkcool · 发表于 2015-4-22 09:08

fangxiaoyan 发表于 2015-4-21 20:15 a% n4 j( M6 ]7 x& [- T2 E
楼主把网表发过来下，以第一方的方式导入看有没有变化

这是我从原理图导出的第一方网表

allegro.rar (4.92 KB, 下载次数: 2)

fangxiaoyan · 发表于 2015-4-22 09:35

dzkcool 发表于 2015-4-22 09:08 {* }2 A) K! c! Z7 L, P, `8 W$ h
这是我从原理图导出的第一方网表

使用楼主的网表文件，正确导入。

fangxiaoyan · 发表于 2015-4-22 09:43

dzkcool 发表于 2015-4-22 09:08
6 W0 M9 \8 v5 O8 I0 D. H) b4 c这是我从原理图导出的第一方网表

现在是不是可以一个个排除 1.生成网表时的选项有关 2电脑的环境。pads 与allegro 可以共存啊。奇怪了。

dzkcool · 发表于 2015-4-22 10:37

fangxiaoyan 发表于 2015-4-22 09:43
s% @" x9 y' x1 R: J3 G. w x现在是不是可以一个个排除 1.生成网表时的选项有关 2电脑的环境。pads 与allegro 可以共存啊。奇怪了 ...

估计跟1、2有关。
实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

fangxiaoyan · 发表于 2015-4-22 13:45

dzkcool 发表于 2015-4-22 10:37
' Q/ |; U/ _3 M0 v. ^, F; G估计跟1、2有关。
* ], Z6 p [4 Q' M O实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

dzkcool · 发表于 2015-4-22 14:27

fangxiaoyan 发表于 2015-4-22 13:45: G% X* M6 q7 ?) r! M% H3 V
恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

玩笑而已，别当真

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