allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示一下错误

fangxiaoyan · 发表于 2015-4-21 19:24

dzkcool 发表于 2015-4-21 19:17. p9 X8 s9 C! O: {/ E, ~' P
先从你的原理图中导出网表，再用我的brd导入网表。

楼主，以第三方的方式导入你的PCB，OK.

dzkcool · 发表于 2015-4-21 19:53

fangxiaoyan 发表于 2015-4-21 19:219 c7 s' | V" V9 g
导入的选项如图1，) k$ i ^# r( X e9 h& F' u
' z, ~2 \( n" Q' n
导入报错如图2，

太诡异了，我出的网表中根本就没有你截图的这个device信息。

fangxiaoyan · 发表于 2015-4-21 20:15

dzkcool 发表于 2015-4-21 19:53 g" A ^3 w ?7 g3 N9 W: Y
太诡异了，我出的网表中根本就没有你截图的这个device信息。

楼主把网表发过来下，以第一方的方式导入看有没有变化

dzkcool · 发表于 2015-4-22 09:08

fangxiaoyan 发表于 2015-4-21 20:15" y- d' m8 { R$ v
楼主把网表发过来下，以第一方的方式导入看有没有变化

这是我从原理图导出的第一方网表

allegro.rar (4.92 KB, 下载次数: 2)

fangxiaoyan · 发表于 2015-4-22 09:35

dzkcool 发表于 2015-4-22 09:08/ b: P6 x: O! ?* d) ?( W- y0 D. z' ~9 z
这是我从原理图导出的第一方网表

使用楼主的网表文件，正确导入。

fangxiaoyan · 发表于 2015-4-22 09:43

dzkcool 发表于 2015-4-22 09:08
5 r$ o. L& O6 |) r. W I4 {这是我从原理图导出的第一方网表

现在是不是可以一个个排除 1.生成网表时的选项有关 2电脑的环境。pads 与allegro 可以共存啊。奇怪了。

dzkcool · 发表于 2015-4-22 10:37

fangxiaoyan 发表于 2015-4-22 09:436 q$ L$ C2 |3 m$ G* O3 f6 N3 c, G
现在是不是可以一个个排除 1.生成网表时的选项有关 2电脑的环境。pads 与allegro 可以共存啊。奇怪了 ...

估计跟1、2有关。
实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

fangxiaoyan · 发表于 2015-4-22 13:45

dzkcool 发表于 2015-4-22 10:37
8 i) F2 V) m' J: j$ {4 T估计跟1、2有关。
" S; X9 O( M) m( O9 m实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

dzkcool · 发表于 2015-4-22 14:27

fangxiaoyan 发表于 2015-4-22 13:458 v2 S2 V8 A$ e3 M
恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

玩笑而已，别当真

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