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[仿真讨论] DDR3仿真,基于A公司的SOC芯片仿真模型仿真出来的结果能否应用于B公司的SOC芯片

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1#
发表于 2015-4-20 13:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
向各位大神请教:7 [  q4 c" [% x% W  x: M

% @2 x) [8 `# k7 e# G) X4 M假设A、B 两家公司的Cortex-A9 SOC都是兼容DDR3标准规范,PCB上用的同样地DDR3内存颗粒。用的都是同一个DDR3 memory IBIS 模型,由于A公司的IBIS模型可以获得而B公司的IBIS模型无法获取。
9 u. n' M2 t& B; r; A- A
# _& d9 F; z& b+ T& `问:基于A公司的SOC IBIS模型仿真出来的约束规则能否直接应用于B公司的SOC的PCB 布局布线。换句话说,对于B公司的SOC仿真案例是否能直接拿A公司的IBIS模型来用,谢谢!
2 N7 k5 b0 O4 b+ C, b. {$ k

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 楼主| 发表于 2015-4-21 13:14 | 只看该作者
菩提老树 发表于 2015-4-21 12:47# l* ~  X" I, V* _! Y+ n
如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异

; s- B2 N- l2 \. |7 R解答的都是各大版主,真是受宠若惊,碉堡了% m3 [. R; L* x+ n) u3 ~
9 B9 d8 f2 W3 w
我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。
' Z: g# b3 u5 ~
* P+ j6 M* m, s2 ^, H6 F例如A、B两家的SOC都是双核的CORTEX-A9,市场定位很接近。采用同一DDR3 SDRAM IC, DRAM 的拓扑布局一致的情况下,采用A公司的布局布线约束规则。
7 e( m8 f6 y. Z# n( H8 W4 ?  {, B7 J2 I9 _4 W) g
小白莫怪,欢迎拍砖。7 X/ ^* i# c" q0 M. ~7 P

点评

说明各大版主平时工作都比较闲 DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装  详情 回复 发表于 2015-4-21 16:22

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发表于 2015-4-21 16:22 | 只看该作者
xfire 发表于 2015-4-21 13:14
, H& i# p9 I- m3 ?7 L6 ], a7 e解答的都是各大版主,真是受宠若惊,碉堡了
* U( J" V  g# Q' q, Y' S, p5 g8 E, K9 P# C
我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿 ...

6 O! v0 g$ U% |3 h! K说明各大版主平时工作都比较闲" s2 _# |) N/ B

8 H# W6 d$ {# W# ~+ TDDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否则就不准确,包括电压幅度\VI\VT曲线,这样说来,仿真结果可以参考,但时序上的分析可能就不一定了,一是封装形式是否一致的问题,二是时序余量严苛,些许差异可能导致不同的设计指导意见。
1 l+ d4 `. p: u( u

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cool  详情 回复 发表于 2015-4-21 17:01

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 楼主| 发表于 2015-4-23 09:38 | 只看该作者
www860077 发表于 2015-4-23 09:30
8 }& B8 A+ L1 W; f0 r6 j要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些 ...

0 D2 ^1 L  v5 U4 v1 k赞      

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2#
发表于 2015-4-20 15:03 | 只看该作者
楼主,有个东西叫JEDEC..

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不太懂大神指的是啥意思  详情 回复 发表于 2015-4-20 15:43

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3#
 楼主| 发表于 2015-4-20 15:43 | 只看该作者
shark4685 发表于 2015-4-20 15:03
8 A) K2 o; u. `( p$ E9 L" j4 r' y5 R+ I楼主,有个东西叫JEDEC..

2 M; e6 n; x) X* W2 x不太懂大神指的是啥意思
" m5 R! ~/ o2 a0 P! z8 y: |/ R" a

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4#
发表于 2015-4-20 16:04 | 只看该作者
DDR规范,所有的DDR通讯都是要满足这个规范的基本要求

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谢谢大神  详情 回复 发表于 2015-4-20 16:19

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5#
发表于 2015-4-20 16:15 | 只看该作者
JESD79-3E.pdf (5.05 MB, 下载次数: 66)
" U+ Y  d- s# C( |3 G
% n$ p, g/ i2 ^JEDEC DDR3 SDRAM Specification  A6 h4 ^2 d2 K5 f, t. ]5 X4 a

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谢谢大神的资料,先研究下  详情 回复 发表于 2015-4-20 16:19

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6#
 楼主| 发表于 2015-4-20 16:19 | 只看该作者
cousins 发表于 2015-4-20 16:04: g: R% J) B8 _* f; A- f2 A
DDR规范,所有的DDR通讯都是要满足这个规范的基本要求
/ \- w( t, v% c$ A
谢谢大神) ^2 v1 |2 e6 h5 j; f. Q

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7#
 楼主| 发表于 2015-4-20 16:19 | 只看该作者
shark4685 发表于 2015-4-20 16:15
' a; y, ^& j) rJEDEC DDR3 SDRAM Specification
2 J; P7 D/ r) t2 e0 D$ ^
谢谢大神的资料,先研究下6 Q4 J) k) b5 e; y$ x
  • TA的每日心情
    开心
    2024-2-21 15:59
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    [LV.8]以坛为家I

    8#
    发表于 2015-4-21 09:16 | 只看该作者
    结果可以参考

    点评

    谢谢杜老师  详情 回复 发表于 2015-4-21 11:04

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    9#
     楼主| 发表于 2015-4-21 11:04 | 只看该作者
    dzkcool 发表于 2015-4-21 09:169 f8 g4 N- V4 b3 S+ |6 I+ }
    结果可以参考
    / j4 @- f1 E1 y4 }+ z& J: l
    谢谢杜老师

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    10#
    发表于 2015-4-21 12:47 | 只看该作者
    如果单纯的讲模型的话,是不可以完全替代的,毕竟每一家的SIP设计是不一样的,这样参数就会有些差异

    点评

    解答的都是各大版主,真是受宠若惊,碉堡了 我的出发点是,在B公司的SOC没有仿真模型的情况下,通过仿真A公司的SOC得到的布局布线约束规则应用于B公司的SOC布局布线。 例如A、B两家的SOC都是双核的CORTEX-A9,  详情 回复 发表于 2015-4-21 13:14

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    13#
     楼主| 发表于 2015-4-21 17:01 | 只看该作者
    jomvee 发表于 2015-4-21 16:22- y2 H' S  M) Q9 G2 h+ a
    说明各大版主平时工作都比较闲, U$ i& \1 O+ f& U4 z& r8 k

    : o; R+ [* Y- k9 C  h( i  |DDR3总线要求满足相关标准,不同公司提供的IBIS基本上差异不大吧,否 ...
      W% |/ a0 I8 x" d
    cool
    5 x% b+ w9 V) i3 T) B

    该用户从未签到

    14#
    发表于 2015-4-23 09:30 | 只看该作者
    要看A B公司他们DDR的Controller和PHY使用的IP是否一样,Die上的DeCap是否相同,封装的设计是否类似,这些对结果有很大的影响

    点评

    赞  详情 回复 发表于 2015-4-23 09:38
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