VX11中铺铜的奇怪问题，怎么破？

老吴PCB

各位好，

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, d3 o* E$ _* x  k, l在从allegro转到VX11的项目中，铺完铜发现下面奇怪的现象，自动避让形状不是自然的随目标形状而变化的，而是动态的距离不规范的形状。
- F6 P' J6 p4 [# {1 n" ]3 M1 h- t不知哪位朋友也遇到过类似问题吗？如何解决的呢？
感谢！

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haoyingxiang

这应该是转换的问题，避让边界应该是禁布线把？如果是删掉即可，重新动态避让。请问你是怎么ALlegro转vx的求指导

老吴PCB

haoyingxiang 发表于 2015-7-22 20:58
! _3 Y! k7 P( p/ f" K( L# G这应该是转换的问题，避让边界应该是禁布线把？如果是删掉即可，重新动态避让。请问你是怎么ALlegro转vx的 ...

不是禁布，删掉后重新画还是一样的，整版所有的地方都是这样。先将Allegro转到EE792，然后再VX打开即可。
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海龙

老吴PCB 发表于 2015-7-23 08:02
) p# p$ z6 m1 B9 V" c不是禁布，删掉后重新画还是一样的，整版所有的地方都是这样。先将Allegro转到EE792，然后再VX打开即可。 ...

allegro怎么转到7.9.2的？有没有操作说明？
, z* ^, _! [5 h& Z. N* C0 f: ]+ [/ N你提到的问题，可能在做盘的时候设置了东西，你看一下盘属性。
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prince_yu

可否把出问题的这一小块PCB传上来帮你看看，既然是转换的，那应该只有PCB数据，你可以把其他的涉及到具体电路的部分删掉，只留出问题的这一小块区域，让大家帮你看看。

老吴PCB

prince_yu 发表于 2015-8-20 16:33
可否把出问题的这一小块PCB传上来帮你看看，既然是转换的，那应该只有PCB数据，你可以把其他的涉及到具体电 ...

: M" h, `: E  o$ k# K感谢你的帮助，但设计数据无法上传。重新创建一个新项目，再将原设计copy过去，问题消失。

cdef333a

到時候我在測試一下

75484702

应该是CES的问题吧

fanichicl

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helendcany

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fanichicl

谢谢分享