求助：via的soldermask_Top层与 Top布线层相连，可以吗？

xingnaipeng

via的soldermask_Top层与 Top布线层相连，
' }9 T- {) S; lvia的soldermask_Top层与viasoldermask_Top相连接了
, z0 o5 C+ h1 V, u上面的两种情况，在做出PCB板后，有问题没有？
) D" f2 B5 p6 b  k' F如图。

! ~, j3 p2 p  @图中绿色B为via的soldermask_Top层
红色为Etch的Top层，蓝色为Botton层。

+ G9 ~! d9 f% X1 JA处相接了，两个焊盘会短路么？
' D- {! ^5 v; [. T2 R) M) d$ fC处相接了，焊盘与TXA_2的导线会非法相连么？

$ x; ^' \: u: k6 P' }# W6 \

& Q* ?+ e6 N  u

3 p( ]1 X" C1 R5 [" ~/ E4 @

仁爱

你阻焊开那么大干嘛

xingnaipeng

仁爱 发表于 2015-7-24 14:43
  G% ^" B9 p( M  \* q: D你阻焊开那么大干嘛

这个是默认的过孔。一般用哪个过孔？

7shmily

那个是绿油啊，，没关系的不会短路

zhydahai

你这两个孔打这么近问题不在于会不会短路，而是两个不同网络的过孔孔壁小于20就容易发生离子迁移，那样就真的短路了

xingnaipeng

zhydahai 发表于 2015-7-24 16:09
你这两个孔打这么近问题不在于会不会短路，而是两个不同网络的过孔孔壁小于20就容易发生离子迁移，那样就真 ...

4 }1 K, X( g# |  _/ }如果自动布线的话，有没有规则可以设置，避免这样的问题

zhydahai

xingnaipeng 发表于 2015-7-24 16:25
如果自动布线的话，有没有规则可以设置，避免这样的问题

你用allegro？当然是有规则可以控制它的，看一下hole to hole的设置
' i2 N4 R# r' b9 x; E$ H+ }! m3 e; H

zhydahai

xingnaipeng 发表于 2015-7-24 16:25
$ T$ q; T/ X; i' x; k% r# @% W如果自动布线的话，有没有规则可以设置，避免这样的问题

呃(⊙o⊙)…话说，你为什么要自动布线呢？？
: k+ b6 R, n9 `2 u如果自动布线能把一块板子做好，那么中国这么多做layout的不是都要失业了？
allegro虽然强大，并不代表它什么都能做好的

woaidashui

via一般不要开solder了，我们一般还会做油墨塞孔。你这个solder层太大了。

xingnaipeng

woaidashui 发表于 2015-7-25 13:56
via一般不要开solder了，我们一般还会做油墨塞孔。你这个solder层太大了。

; O. U  n0 C/ l3 ?  p% P! \新手问这个怎么设置啊。

woaidashui

xingnaipeng 发表于 2015-7-25 15:33
新手问这个怎么设置啊。

8 X$ \: h+ A8 f) `+ P# p# {pad designer打开这个via，只保留TOP，solder&paste都不要改为null

woaidashui

woaidashui 发表于 2015-7-25 19:29
" q; K: z6 u4 Q6 r. ]8 t1 v: Wpad designer打开这个via，只保留TOP，solder&paste都不要改为null

8 O6 q: Z0 N  [$ T4 l) G8 P只保留begin layer&defult internal&end layer和Dill，其余全部删掉改成null

marginalzone

AB不会短路，AC有可能短路，但不是因为soldermask的原因，而是离走线近了做板时腐蚀不好。

胡溪

这样容易短路吧