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[Cadence Sigrity] DDR3基础及设计中的SI和时序问题

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发表于 2015-8-5 15:50 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 紫菁 于 2017-9-15 15:45 编辑
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DDR3基础及设计中的SI和时序问题,资料分享给大家,见附件。$ K+ x  R5 A8 V: q
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    [LV.6]常住居民II

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    发表于 2018-4-7 12:00 | 只看该作者
    DDR3基础及设计中的SI和时序问题 [[url=]修改[/url]]                       
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     楼主| 发表于 2016-3-17 08:17 | 只看该作者
    Projectaker 发表于 2016-3-15 11:403 L3 }! ^% Y) x" h  e9 R+ V
    楼主,能否在分享同时,把分享的内容给大家说稍微详细点的哦。以便目标性较强。理解~
    / g/ Y$ d8 m! o9 s& Z+ |/ k8 k/ p
    好建议/ v3 i+ n$ X! V9 ?0 e, H5 r& B( X6 C

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    6#
     楼主| 发表于 2015-8-6 16:17 | 只看该作者
    nishiyufrank 发表于 2015-8-6 11:10
    2 J4 I- \6 p# @$ R谢谢!
    " b% ]* i9 U% {9 }& h! A' J

    - \5 p8 Y" h. |  }8 w  i

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    9#
    发表于 2015-8-12 19:17 | 只看该作者
    下载了,多谢分享

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    10#
    发表于 2015-8-19 15:55 | 只看该作者
    学习下,谢谢

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    14#
    发表于 2015-12-10 21:17 | 只看该作者
    谢谢分享,下来看看

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    15#
    发表于 2015-12-15 16:36 | 只看该作者
    谢谢分享资料

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    18#
    发表于 2016-2-17 14:28 | 只看该作者
    正在頭痛DDR3走線的問題,謝謝大大的分享
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