DDR3拓扑结构疑问

None_feiyu

针对DDR3设计有如下两个疑问：
) l, W7 A$ z) }
& X( p  [% v" Y1、DDR3地址命令等组线通常采用fly_by结构，那么该结构想对其它拓扑的好处是什么？有没有合适的文章推荐参考。
- X% m4 O6 J9 O! \0 z9 r- H2、有些DDR3不支持读写平衡，那么是否仍然还是采用fly_by结构呢？
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" B. B0 H: R# [  G+ z& U希望各位热心的网友帮忙解答，谢谢。

超級狗

踢哀（TI）技術文檔 - DDR3 Design Requirements for KeyStone Devices
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8 i  ^4 S6 x! j7 P! J9 U, ^

None_feiyu

超級狗 发表于 2015-9-23 09:09
踢哀（TI）技術文檔 - DDR3 Design Requirements for KeyStone Devices

谢谢版主大大。
, j* V' B  q- b另：
/ x3 l2 x! f6 K' M; o0 R6 U0 R& j* }, z
     1、通常DDR3走线会要求信号分组，且要求同组走线保证在同层，但实际上看过一些板子Layout，发现同组信号线完全在同层的几乎很少，请问同组走线保证在同层要求是否过高？

     谢谢！
- `; s9 u4 M( M8 s% @$ ?$ j# |6 W; s

天天在线

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中臣

資料全英文啊，看著頭疼，

菩提老树

对于第二个问题，我猜十有八九是一个有经验的工程师做的，因为在他们那里默认就是fly-by啦！

carol8688

學習

kevin890505

1，fly by相对于其他的更理想，因为到每个颗粒的分支最短（要layout做好当然），但是要求DDR3支持才可以.在小于等于2个颗粒时候相对于T点没突出优势，但在多个颗粒比如4个8个的时候效果就明显了。
! `' e  {$ A, o7 t4 X; {, @9 h2，不支持读写平衡的，用了你就洗白了，画之前一定要肯定这一点。
3，同组同层主要考虑得是串扰和过孔长度问题，对于小于800M的，如果你能把层叠阻抗，和其他信号线的间距控制好，不同组同层也没问题，只是信号质量比起同组同层差些，但是余量还是很大。速度再高，就不要冒险了，当然如果把过孔长度计算，然后再把间距阻抗控制好，可能是可以的，但没试过，哈哈，冒不起险。

None_feiyu

kevin890505 发表于 2015-9-23 13:19
1，fly by相对于其他的更理想，因为到每个颗粒的分支最短（要layout做好当然），但是要求DDR3支持才可以.在 ...

5 o* H" u$ L4 ?& U4 F5 \: w谢谢 Kevin。
3 Y% Q' e" m+ D% p) S; u" f另：
      1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么？（可以参考图片截图）
. _: x: k  D3 |5 b  ]8 ~
5 k! ~' u7 R6 L& X, |          很少看到有Read&Write Levelization Supported。
   
      2、假定不支持读写评审的DDR3，那么是否就不能够采用fly_by拓扑，而是T型拓扑？
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: ^2 w, @: g" x- N
      3、你说的洗白，我理解为板子白打了 对吗？

kljy911

DDR3的数据同步怎么做？常规存控初使化、控制流程有相关资料吗？

honejing

None_feiyu 发表于 2015-9-23 14:33
$ P$ R& d* o3 `. N2 t; ^谢谢 Kevin。
' J- a# p1 J8 X$ _6 c- S# b" p另：
      1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么 ...

% z& P) g9 R4 ]1. ... DDR3支持『读写平衡』
7 F9 l2 f$ E) F, S. U8 ^' x; l請問读写平衡是甚麼意思？這個術語對照的英文是甚麼？
% A3 b! }, n% Z' d/ Y0 c/ z
$ T+ o' M8 u5 k8 y
# H6 |# K* \% E9 I9 ^2. 對 DRAM 顆粒而言，只要它支持 Write liveling，那就可以用 Fly-by topology。
4 C0 ~/ _+ T% y# [# z
" w- x' z5 }; t
- L* l3 T# f- j5 o/ b5 v2 }# j
& F: R5 {3 U% x9 D' A5 @, b2 w
8 ?" O) r" v& Y- F; A( e" \

kevin890505

None_feiyu 发表于 2015-9-23 14:33
* h5 a9 T9 X5 n6 X: ?4 n9 B; b谢谢 Kevin。
7 n( i8 B) c0 m  V* M" j$ K另：
- P- s( p7 L  G' M      1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么 ...

0 N+ r6 l3 g1 D* B' ]个人理解：write& read leveling的主体是controller，大体过程可以从JEDEC标准里面看到，大体是通过控制器和DRAM之间进行多次反复的training，来得到控制器到每个DQ组(不能说颗粒，因为X16的上面包含两个byte，需要分开计算)的不同延时，然后在写入数据时根据这个校准的结果进行不同延时，保证8Xn位数据的统一到达，写过程也是根据这个校准结果来延时的。
& f+ U2 s- o+ j2 @1，这个可能是一种习惯，从上面过程不难看出，其实write leveling & training是主过程，支持的同时应该是支持read leveling的，所以就成这样子了，我猜的，不确定，没仔细研究过；
2，是的，同样从分析结果可知，如果你有4个颗粒，延时不一样，但是你没用T型拓扑而是fly by，那么4个颗粒之间的延时肯定是不一样的，那么在地址控制命令依次到达后，数据写入和读取就完全对不齐，乱的，肯定没法用了，当然不排除速率低到一定程度是可以用的；
- B) r0 A2 K, r/ W+ X0 G) p3，口语了，是的，真打板就浪费表情了。
0 H2 m4 J' `* [, o$ ]: L6 [3 `7 K

None_feiyu

kevin890505 发表于 2015-9-23 22:30
  ^5 w0 P  O& u# h% K个人理解：write& read leveling的主体是controller，大体过程可以从JEDEC标准里面看到，大体是通过控制 ...

谢谢Kevin。
还得继续努力学习。

None_feiyu

honejing 发表于 2015-9-23 22:09
; N2 c7 G0 e- E# b1. ... DDR3支持『读写平衡』
請問读写平衡是甚麼意思？這個術語對照的英文是甚麼？

& B- e- j) Q  ~, m+ _) i' H' dHonejing：
2 O: S2 y  ?! f3 Y& M针对第1点参考楼下Kevin回复，谢谢。
$ O8 T( R0 c7 D# l5 ]4 U他的回答比较详细了。
: L8 c# M$ e) l. D

飞到天上撒尿

先学习一下