14层板的两种叠层方式，各有什么优缺点呢？

七里香

14层板，信号，电源和地的层数都不变，只是叠层顺序不一样。请高手们来讨论讨论下面这两种叠层方式各有什么优缺点。
% {( F/ p) X' {3 I- }
第一种叠层方式如下：

        1 top
        2 gnd
        3 pwr
! H1 t" `9 S" ~3 r  k# |        4 signal
        5 signal
$ E0 S& n' E' [3 K        6 ground
3 |% }4 N- l) b        7 signal
        8 signal
+ v6 h" |7 J6 N        9 ground
! e5 R6 m! B, H* z9 D: h        10 signal
        11 signal
        12 pwr
        13 gnd
        14 bottom
+ a/ L! D3 f& f2 s( N- z5 f& |
' N' u- g& q) M% M; {/ s$ s
第二种叠层方式如下：
   
        1 top
        2 gnd
        3 signal
" @( A% r& ]& G1 ^, X+ r4 k
4 a  g$ x. ^0 |- T. ^, _        4 signal
        5 ground

        6 signal
, P& V! v0 D& |4 e& D        7 pwr
" [3 {+ |7 w% t+ q! M* N6 n' e        8 pwr
        9 signal
5 A# M# K/ ?0 d3 i) _1 i: Z- t
        10 ground
& h1 j7 ^4 X; e% t: M        11 signal
        12 signal
        13 gnd
7 H/ S; m  X% W: M& Q7 s' G        14 bottom

forevercgh

我选第二种
& D! e' f3 X! }: X存在带状线走线层，这对于抑制高速信号的远端串扰是很有帮助的。

winterred

我选第一种！7层8层也可以走高速线啊！问一下你的电源和地有分割吗

weirong

原帖由 forevercgh 于 2008-10-3 10:01 发表
我选第二种
* v' a, Y% t  b- I9 {" ^存在带状线走线层，这对于抑制高速信号的远端串扰是很有帮助的。

6,9带状线走线可以使远端串扰降低很多,但是我觉得1比起2来说对于地弹和电源轨道塌陷有很好的帮助啊 ,
! l5 c5 h- H) Q0 G+ P# B而且1还有一个好的特点就是电源和地都在元件的下面,对于去藕电容来说回路电感最小啊
, o3 A& k, p. M7 y# j! c% z抛砖引玉
$ J5 p% P1 W$ I% `5 P5 k( D
* r% R6 X4 m$ N* K- B[ 本帖最后由 forevercgh 于 2008-10-6 17:23 编辑 ]

emanule

过来学习

forevercgh

原帖由 weirong 于 2008-10-6 15:27 发表
+ x" O6 y. H& j" V
6 B) c# N$ W  P) j5 c! N+ Q/ O$ B& D6,9带状线走线可以使远端串扰降低很多,但是我觉得1比起2来说对于地弹和电源轨道塌陷有很好的帮助啊 ,
% f7 C% R4 `' i* F, e+ U) L5 Q而且1还有一个好的特点就是电源和地都在元件的下面,对于去藕电容来说回路电感最小啊
抛砖引玉
...

3 ~- B  z) b) f$ l; ?是否发生地弹和轨道塌陷，主要因为PDS分布电感的存在，逻辑门的同步切换造成了地弹劾轨道塌陷。
其实可以理解为DC中的ripple成分。一般我们会要求波动控制在5%以下（这已经是较大了，常用3%）。
+ g8 l/ ^+ I$ ]- \4 u/ _
电容和电感是两个相对的储能元件，理想情况下他们是不耗能的。为了降低PDS的感性成分，那么就拿容性元件来进行耦合吧。至于要用多大的电容，那要看你的目标阻抗是多大的（目标阻抗=电源电压×纹波百分比/同步开关电流），还有由你的PDS物理结构所决定的阻抗分布是怎样的。

) u0 }+ j* r, e7 f; B1 a* ?$ L我们常用的0603的0.1uF去耦电容的共振频率（电路上交谐振频率）一般在十多M，如果板子的某些区域在该频点附近的阻抗超标，就可以在此处添加去耦电容。
$ H( ]5 t7 h& @& k! Z% U
5 m- l+ C- z; ]4 s扯远啦

weirong

6楼的有点问题  为了降低PDS的感性成分，那么就拿容性元件来进行耦合吧
, [8 V  y* e4 `, }+ K在频率较高时,阻抗仅和回路电感有关,此电感称为等效串联电感,所以在高频时,减小去耦电容的阻抗就是设法减少芯片焊盘和去耦电容之间这个完整路径的回路电感
随着频率的升高,从某点起串联的回路电感开始在阻抗中起主导作用,该点的频率称为自谐振频率,此后阻抗开始增大,频率大于自谐振频率时,电容的阻抗和电容量无关,只和回路电感有关
我想14层板频率不会太低把

cmos

为什么不用16层?加2层地或电源,或者考虑增加走线层密度,而减少走线层