求助，原理图位号重排之后更新网表到pcb就乱了

fh3953

这个板子之前做过一板，然后这一板加了很多东西，都是从别的工程里直接copy过来的，然后位号就乱了。
现在lay完了板子，把原理图位号重排一下，然后更新到pcb就成这样了，元件各种飞，网络乱成一锅粥了，还好我文件都有备份。
不知道这是我操作问题还是怎么的，会出这种情况。
有没有什么办法可以重排位号之后正确的更新到pcb？

fh3953

lxh19861215 发表于 2016-3-7 11:20
" F1 W: _) K% ?) q2 c( K* t在PCB里面重标，然后反标到原理图中。参考附件反标的文档.

' g: f  |: H1 O3 L1 r! P多谢！之前没勾preserve currente prefixs，所以重排一直有问题。现在重排可以了，但是回注的时候提示Unable to read physical netlist data.
求解，这个怎么破？

7 h+ O* }8 N0 a下面是log，能否帮忙看看，谢谢！
9 \$ l' {" U$ f- u
7 J) G/ r2 y  y2 L! [; q) W( q, _Spawning... "E:\Cadence\SPB_16.6\tools\capture\pstswp.exe" -swp -d "D:\SPB_DATA\6735\YYW-M-6735-DEV-10-20160306.DSN" -n "D:\SPB_DATA\6735\ALLEGRO" -s "D:\SPB_Data\6735\rename.swp" -c "e:\Cadence\SPB_16.6\tools/capture/allegro.cfg"  -hpath "HPathForCollision" -backwd
" ]- Z8 Y! ^4 i" T, ]. Kunzip:  cannot find either feedbackview.cdsz or feedbackview.cdsz.zip.
INFO(ORCAP-36108): Starting the Swp file dumping process ...
Loading netlist files ...
6 W+ Z9 `/ m0 z7 |" ?Loading... D:\SPB_DATA\6735\ALLEGRO/pstchip.dat

0 d! |; l8 h6 [Loading... D:\SPB_DATA\6735\ALLEGRO/pstxprt.dat
) ]. ^8 C) V/ F# ^0 d! I
4 B$ H( {4 @: u% n" f" ILoading... D:\SPB_DATA\6735\ALLEGRO/pstxnet.dat
& [9 J( x+ m8 q, ~/ v, Cpackaging the design view...Loading physical design view ...Loading... D:\SPB_DATA\6735\ALLEGRO/funcview.dat
0 [7 ~" z' u5 ]. f#549 ERROR(SPCODD-549): No physical part found for COMP_DEVICE_TYPE=PJ-393_PJ-393_PJ-393, regenerate the netlist to sync with Allegro board.
; d5 g# {2 E. S0 f0 d: D+ ~. G4 n              ERROR(SPCODD-516): Line Number: 178
1 L* @% Q  p/ h3 K' p" I5 u% J#1 ERROR(ORCAP-36027): Unable to read physical netlist data.
' q. p! |+ [! ]( @- k1 B7 A4 H- k) U#2 ERROR(ORCAP-36025): Aborting Swap file creation... Please correct the above errors and retry.

3 e* [2 m5 j" n) [3 r  V* g  }Exiting... "E:\Cadence\SPB_16.6\tools\capture\pstswp.exe" -swp -d "D:\SPB_DATA\6735\YYW-M-6735-DEV-10-20160306.DSN" -n "D:\SPB_DATA\6735\ALLEGRO" -s "D:\SPB_Data\6735\rename.swp" -c "e:\Cadence\SPB_16.6\tools/capture/allegro.cfg"  -hpath "HPathForCollision" -backwd
INFO(ORCAP-32005): *** Done ***
7 Z% A5 U3 P3 w, N2 Z; v6 b* M' f



8 C2 ^+ }& k+ O' H7 s; n5 a7 t

fh3953

Projectaker 发表于 2016-3-5 13:29
( r/ E! g# _' k) b5 g你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作 ...

我以前在别的文件里试过，重排位号之后更新到pcb，pcb位号也能正确更新，不知道为什么这次不行。
8 H1 Z( u# D4 o& ^& d6 J. \% t6 D  j另外，文件我是有备份的。现在的问题不是文件被打乱了，而是不知道怎么才能重排
: R$ }* n& b) t( w

fh3953

partime 发表于 2016-3-6 15:02
2 D9 }* r4 G* X) B用原来的brd文件反标到HDL里面去，然后，让DE在这个基础上做原理图。不是你麻烦，就是他麻烦

$ e* |; U7 D" E5 Q& `) n然而并没有你和他，只有一个我....
小公司的硬件就是全包啊全包。
还有就是我在brd里面重排位号，位号的前缀都会变掉，电阻都变成U了，这个怎么解决？是不是得在器件封装里面改？
, u: c* T; v* E3 y% x9 ~7 _* U

Projectaker

你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作，记得要备份。

zqy610710

pcb 可以重排位号反标到原理图，原理图重排位号怎么更新到原理图呀，都是通过网表导PCB的，不清楚有没有这样的skill

fh3953

zqy610710 发表于 2016-3-5 15:04
& B* n- L: ]" I8 D$ p  A$ ?  g( `8 Npcb 可以重排位号反标到原理图，原理图重排位号怎么更新到原理图呀，都是通过网表导PCB的，不清楚有没有这 ...

; |0 J. |0 V; ~  @pcb重排位号我试过，位号的前缀都变掉了。
那个位号前缀好像是根据封装来的，而不是根据原理图的前缀来的。
电阻都变成U开头的了...
: g. J; p" ^8 q* v3 g) J

Projectaker

这个等待最佳答案吧！朋友

jyl518

也想知道原因

bashao

恢复你的PCB，反标回原理图  看看 ，现在你的原理图位号都变了   再怎么导都还会出现这样的问题

ms642799785

也想知道原因

jingjisong

希望有解决的方法。我一般是不选全部重新编号，后面添加的自动编号。。。。

ms7021

没碰到过，我也是原理图更改后更新到网表，不过很少进行重新编号再更新

longzhiming99

Projectaker 发表于 2016-3-5 13:29
2 q; t% V3 T5 K' U& l4 K4 Y你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作 ...

4 M7 T/ h# B- ?; O 谁说改位号就一定会乱？基本上不乱好不，楼主遇到乱的板，我也遇到过，最后我找到问题点了，哈哈哈
) w) Q' g$ t( q

longzhiming99

Projectaker 发表于 2016-3-5 16:20
这个等待最佳答案吧！朋友

很多人遇到过，但次数不多，始终不知其原因所在，原因是PCB上有fix属性的东西，任何东西！有了fix就会更新不正常，被fix的东西打乱了。更新前先去掉所有fix的属性，这样你怎么重导网表器件都不会飞走。。。。

zqy610710

上楼说的就算Pcb器件不飞，那网络全变了，那也得重新布局布线呀！

partime

用原来的brd文件反标到HDL里面去，然后，让DE在这个基础上做原理图。不是你麻烦，就是他麻烦