求助，原理图位号重排之后更新网表到pcb就乱了

fh3953

这个板子之前做过一板，然后这一板加了很多东西，都是从别的工程里直接copy过来的，然后位号就乱了。
: {5 F% m3 r' d现在lay完了板子，把原理图位号重排一下，然后更新到pcb就成这样了，元件各种飞，网络乱成一锅粥了，还好我文件都有备份。
3 @5 A* ~" M  r" q8 y$ Q% E) g0 D不知道这是我操作问题还是怎么的，会出这种情况。
有没有什么办法可以重排位号之后正确的更新到pcb？

fh3953

lxh19861215 发表于 2016-3-7 11:20
在PCB里面重标，然后反标到原理图中。参考附件反标的文档.

4 W" m& _0 ~5 O! l9 F" Z( ]7 h多谢！之前没勾preserve currente prefixs，所以重排一直有问题。现在重排可以了，但是回注的时候提示Unable to read physical netlist data.
求解，这个怎么破？

9 x; b0 v0 m2 J! Q' y下面是log，能否帮忙看看，谢谢！
- L; A9 t4 _8 [( m1 |/ k
' Z8 A; o; W* t0 A8 V6 G$ U2 ySpawning... "E:\Cadence\SPB_16.6\tools\capture\pstswp.exe" -swp -d "D:\SPB_DATA\6735\YYW-M-6735-DEV-10-20160306.DSN" -n "D:\SPB_DATA\6735\ALLEGRO" -s "D:\SPB_Data\6735\rename.swp" -c "e:\Cadence\SPB_16.6\tools/capture/allegro.cfg"  -hpath "HPathForCollision" -backwd
* J7 M3 G4 Q2 qunzip:  cannot find either feedbackview.cdsz or feedbackview.cdsz.zip.
  u; @: G+ s- |INFO(ORCAP-36108): Starting the Swp file dumping process ...
Loading netlist files ...
( |6 [2 S! J; ?/ ^9 E; y- |Loading... D:\SPB_DATA\6735\ALLEGRO/pstchip.dat

Loading... D:\SPB_DATA\6735\ALLEGRO/pstxprt.dat
+ F5 F2 _. {1 M: ]
Loading... D:\SPB_DATA\6735\ALLEGRO/pstxnet.dat
5 b3 k: O4 Q8 N' W1 Q, R9 e, Lpackaging the design view...Loading physical design view ...Loading... D:\SPB_DATA\6735\ALLEGRO/funcview.dat
#549 ERROR(SPCODD-549): No physical part found for COMP_DEVICE_TYPE=PJ-393_PJ-393_PJ-393, regenerate the netlist to sync with Allegro board.
0 m. x+ e( w  h/ p# O9 V5 M1 p              ERROR(SPCODD-516): Line Number: 178
$ z# H3 [  l) A# I  N. E#1 ERROR(ORCAP-36027): Unable to read physical netlist data.
#2 ERROR(ORCAP-36025): Aborting Swap file creation... Please correct the above errors and retry.

/ Q) H' b3 A" x* `6 {Exiting... "E:\Cadence\SPB_16.6\tools\capture\pstswp.exe" -swp -d "D:\SPB_DATA\6735\YYW-M-6735-DEV-10-20160306.DSN" -n "D:\SPB_DATA\6735\ALLEGRO" -s "D:\SPB_Data\6735\rename.swp" -c "e:\Cadence\SPB_16.6\tools/capture/allegro.cfg"  -hpath "HPathForCollision" -backwd
4 V, Q, @/ K% l3 X5 o, i- Y2 v8 i7 lINFO(ORCAP-32005): *** Done ***
0 Q- D2 ?# c+ M( R
+ u* o4 D8 j( y
3 }% L. N% s6 g( M; H- m' x! B
) Z# ~6 p7 J9 \4 s

fh3953

Projectaker 发表于 2016-3-5 13:29
8 ]# \* Y6 h7 U4 N) P你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作 ...

我以前在别的文件里试过，重排位号之后更新到pcb，pcb位号也能正确更新，不知道为什么这次不行。
另外，文件我是有备份的。现在的问题不是文件被打乱了，而是不知道怎么才能重排

fh3953

partime 发表于 2016-3-6 15:02
用原来的brd文件反标到HDL里面去，然后，让DE在这个基础上做原理图。不是你麻烦，就是他麻烦

/ |0 ~& u/ L1 k' A4 x9 x然而并没有你和他，只有一个我....
% T) v/ f. @8 f" u* [! Z# t+ h. Z4 w7 y  z小公司的硬件就是全包啊全包。
还有就是我在brd里面重排位号，位号的前缀都会变掉，电阻都变成U了，这个怎么解决？是不是得在器件封装里面改？

Projectaker

你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作，记得要备份。

zqy610710

pcb 可以重排位号反标到原理图，原理图重排位号怎么更新到原理图呀，都是通过网表导PCB的，不清楚有没有这样的skill

fh3953

zqy610710 发表于 2016-3-5 15:04
pcb 可以重排位号反标到原理图，原理图重排位号怎么更新到原理图呀，都是通过网表导PCB的，不清楚有没有这 ...

pcb重排位号我试过，位号的前缀都变掉了。
  z  k" m% w" b/ N" z+ d% P1 a$ k那个位号前缀好像是根据封装来的，而不是根据原理图的前缀来的。
( _4 ?0 a0 ]+ c+ z1 T, l电阻都变成U开头的了...

Projectaker

这个等待最佳答案吧！朋友

jyl518

也想知道原因

bashao

恢复你的PCB，反标回原理图  看看 ，现在你的原理图位号都变了   再怎么导都还会出现这样的问题

ms642799785

3 I. ]; [; W" F也想知道原因

jingjisong

希望有解决的方法。我一般是不选全部重新编号，后面添加的自动编号。。。。

ms7021

没碰到过，我也是原理图更改后更新到网表，不过很少进行重新编号再更新

longzhiming99

Projectaker 发表于 2016-3-5 13:29
你这是玩呢？位号乱了那肯定会如此，网表都存在不同，那对应不上肯定cline么了，有变化的全飞。做任何操作 ...

谁说改位号就一定会乱？基本上不乱好不，楼主遇到乱的板，我也遇到过，最后我找到问题点了，哈哈哈
" _4 i* g& S1 }: C% m& Z+ t

longzhiming99

Projectaker 发表于 2016-3-5 16:20
这个等待最佳答案吧！朋友

  P" G- o" s# _" `0 C1 I) l很多人遇到过，但次数不多，始终不知其原因所在，原因是PCB上有fix属性的东西，任何东西！有了fix就会更新不正常，被fix的东西打乱了。更新前先去掉所有fix的属性，这样你怎么重导网表器件都不会飞走。。。。

zqy610710

上楼说的就算Pcb器件不飞，那网络全变了，那也得重新布局布线呀！

partime

用原来的brd文件反标到HDL里面去，然后，让DE在这个基础上做原理图。不是你麻烦，就是他麻烦