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verilog编码规范

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发表于 2016-5-10 14:06 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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verilog编码规范,该文章主要从8个方面,来阐述对verilog的编码规范的要求。并且每一条规范都有相应的等级。 这8个方面主要是:- g, Q2 Y  C* Z9 F$ O; r9 k. y
    1,命名规范;3 r* I# |4 c. s7 W& q7 t$ R
    2,文件头规范;
8 z3 A% c$ I) g  c, b& ~    3,注释规范;) l5 T9 {0 a& z1 F) i. Y5 _
    4,编码风格;' P' y, n& `1 g7 t
    5,DFT要求;
5 B0 j( [5 C4 O6 ^+ H    6,仿真要求;
# @2 K! h9 c) s" g' i    7,STA要求;9 |" q+ V' k+ f
    8,综合要求;2 b" y! {( ^# P& i& `; p' [
    好的编码规范不仅能增加代码的整洁、可读性;更能够减少bug产生的可能性,以及对后期DFT,STA和综合都产生良好的影响。9 K+ ?9 s9 y! H

) b2 z7 Q8 E/ g( @# V) \9 q( i- K& S- c! W: C* x8 a7 ~3 `

verilog代码规范.pdf

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2#
发表于 2016-5-13 15:12 | 只看该作者
规范很重要,需要关注

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3#
发表于 2016-12-16 11:41 | 只看该作者
支持楼主!谢谢分享!
, k1 D5 r( f* q- `# y# L1 l

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5#
发表于 2018-12-6 11:26 | 只看该作者
规范很重要,需要关注
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