请问DDR2时钟、地址和DQS线长度的相互关系

hispeed

请问DDR2时钟、地址和DQS线长度的相互关系，先谢了

stanelor

关注，我也正接触这个

Athlon

CLK\DQS要严格等长，地址线组内等长，CLK的差分线最好控制在5mil以内。

butterfl6

LAYOUT 设计规则里面有，厂商会提供的。

butterfl6

不同的机种有不同的要求的，相互之间都有联系

wljboy

仿真一下吧

sleepyingcat

这个要说起来不是一言两语能说明白的。
要想找到这些信号之间的关系，首先要先明白工作方式，是同步模式，源同步模式还是其他的模式。
整明白工作方式了以后再来计算时序，通过计算可以得到信号的飞行时间，再将飞行时间根据不同的走线层换算成走线的长度。
不能简单的套用，结合的仿真软件看一下信号的波形也是很必要的。

yangcanhui07

目前也在做这方面的东东,我的理解,(从DDR开始)DQS是由CLK得到的,落后CLK0.75~1.25个周期,所以DQS和CLK等长最好,相差不多也不要紧.但DQS和地址是没有关系的,DQS是用来锁存DQ,而地址线,控制线仍然是参考的CLK.如果非要说有什么关系,那也是都是相对于CLK来说的

kurbylee

原帖由 yangcanhui07 于 2008-1-13 23:03 发表
目前也在做这方面的东东,我的理解,(从DDR开始)DQS是由CLK得到的,落后CLK0.75~1.25个周期,所以DQS和CLK等长最好,相差不多也不要紧.但DQS和地址是没有关系的,DQS是用来锁存DQ,而地址线,控制线仍然是参考的CLK.如果非要 ...

& J* C! ^3 }8 l看来还是理解原理最重要啊

sleepyingcat

很多的设计不一样，参考的数据也都是不同的，有一些DDR的发送数据和接受数据采用的时钟是不一样的，例如：发送是以时钟为参考的，接受确实以反馈时钟做为参考。
7 J8 X, Y6 e6 p, C1 j$ D做DDR设计首先搞清楚工作方式，千万不可套用。
最好自己搞清楚自己设计的工作方式，做过很多的相关方面的设计，知道任何一个接受或者发送的芯片改变，整个的仿真工作都是要从新开始的，而且如果芯片更新换代，仿真也需要更新的。
很忌讳套用的，哎，感觉大家说仿真的东西为什么这么轻易的出结论呢，结论是在特定的环境下才正确的。

hispeed

原帖由 sleepyingcat 于 2008-1-14 13:30 发表
0 @, m* ~4 x' I很多的设计不一样，参考的数据也都是不同的，有一些DDR的发送数据和接受数据采用的时钟是不一样的，例如：发送是以时钟为参考的，接受确实以反馈时钟做为参考。
做DDR设计首先搞清楚工作方式，千万不可套用。
最好 ...

听君一席话，胜读十年书

wycam

楼上的高手们，能不能指教如何分析ddr的工作方式啊！我正在做这方面的工作，谢谢各位了……

forevercgh

原帖由 sleepyingcat 于 2008-1-10 16:26 发表
这个要说起来不是一言两语能说明白的。
要想找到这些信号之间的关系，首先要先明白工作方式，是同步模式，源同步模式还是其他的模式。
% S; W+ z" h3 f# B  G整明白工作方式了以后再来计算时序，通过计算可以得到信号的飞行时间，再将飞 ...

赞同！！！

hispeed

OK，这里面学问真是不少，非常感谢各位，现在layout已经完成，等产品出来，一定重谢各位。